第二章 組合邏輯
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思維導圖
組合邏輯分析
組合邏輯定義
- 由各種門電路組合而成且無反饋的邏輯電路
組合邏輯分析
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根據已知的邏輯電路圖，找出組合邏輯電路的輸入輸出關系
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逐級電平推導法
- 即假設輸出為1或0，逐級向前推導，追根溯源
競爭冒險
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定義
- 當邏輯門有兩個互補信號同時向相反狀態變化時，短暫出現同時為1的情況，輸出端可能產生過渡干擾脈沖的現象
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競爭
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兩個互補信號同時向相反狀態變化的現象
- 需要注意：典型的兩個信號，如A和非A
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競爭不一定會產生過渡干擾脈沖，只是存在產生它的危險，因而稱之為“競爭冒險”
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消除競爭冒險
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加選通脈沖
- 使用使能端控制，當電路達到新的穩態時，才允許電路輸出
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修改邏輯設計
- 比如增加一個函數項
- 可以用卡諾圖設計，增加不改變函數邏輯關系的函數項，具體參加卡諾圖圖形
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競爭冒險的本質，是輸入變量之間的相互影響
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組合邏輯設計
組合邏輯設計
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邏輯問題描述
- 將文字描述的設計要求，抽象為一個邏輯表達式
- 通常方法為先建立輸入輸出變量的真值表，再列出邏輯表達式
- 有些情況下可以直接建立邏輯表達式
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列出邏輯函數
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邏輯函數的變換與化簡
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畫出邏輯電路圖
利用任意項的邏輯設計
- 在邏輯表達匯總加入任意項（無關項），可使得表達式變得簡單
組合邏輯電路的等價變換
德摩根定律的應用
與非門、或非門作為通用元件
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與非門
- 具有函數完備性
- 其他的邏輯功能都可以僅用與非門來實現
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或非門
利用與非門/或非門進行等價變換
將“與或表達式”變換為“與或非”表達式
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對F兩次求反
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對非F一次求反
- 如此門的級數最少
- 使用反演定律
數據選擇器與分配器
數據選擇器MUX
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又稱：多路轉換器，多路開關
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定義：是多路輸入、單路輸出的組合邏輯構件
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即：決定哪一路數據能夠被輸出
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邏輯結構
- 以”74LS153“為例
- 四路數據輸入端D
- 兩位地址輸入端S
- 單位數據輸出端Y
數據分配器DMUX
- 定義：與MUX相反，是單路輸入、多路輸出的組合邏輯構件
- 即：決定數據從哪一路輸出
- 用途：數據交換
- 內部設計即與MUX相反
譯碼器和編碼器
譯碼器
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實現譯碼功能的組合邏輯電路稱為譯碼器
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輸入是一組二進制代碼，輸出是一組高低電平信號（只有一個定義為有效）
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譯碼是編碼的逆過程
- 將特定表示意義的二進制代碼翻譯出來
- 如地址解碼器
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例子：七段數字譯碼顯示系統
編碼器
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對所處理的信息或數據賦予“一組”二進制代碼，成為編碼
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普通編碼器
- 在任意時刻，所有輸入線中，只允許一個輸入線上有信號
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優先編碼器
- 允許多個輸入線上同時有信號
- 將會根據優先級進行排隊，僅對優先級最高的輸入信號響應
- 使用0作為信號，再設置優先級
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例如：0~9數字鍵盤，每個按鍵生成一個BCD碼
數據比較器和加法器
數據比較器
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完成兩組二進制數碼大小比較的邏輯電路
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例如：4位比較器74HC85
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比較原理
- 比較兩個二進制數的大小，要從最高位開始比較，直至最低位
加法器
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串行加法器
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考慮進位
- 全加器FA
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由多個全加器FA串行連接而成
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串行進位方式，進位信號逐位向上傳遞，延遲大
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優點
- 電路簡單
- 連線方便
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缺點
- 高位運算必須等待低位運算進位信號，運算速度非常慢
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超前進位並行加法器
- 采用超前進位，能夠先判斷出各位進位適0還是1
- 因此全加器FA可同時相加
奇偶校驗器
利用奇（偶）校驗方法進行檢錯的組合邏輯電路
奇偶校驗的基本原理
- 偶數個1，它的和總是0
- 奇數個1，它的和總是1
- 在待發送數據的有效數據位再增加一位奇偶校驗碼
- 利用這一位，將發送的數據代碼含1的的個數補成奇數（奇校驗）或者偶數（偶校驗），形成傳輸碼
奇偶發生器
- 產生奇偶校驗碼
奇偶校驗器
- 進行奇偶檢驗
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