Spyglass工具有五大模塊： lint, CDC(多時鍾域檢查), LP（低功耗)，Constraint(約束)，DFT(可測試性)。 一，在RTL層面上預估芯片性能，從而引導設計人員開發出更 ...

作為 Synopsys FPGA 設計解決方案的一部分，Synplify FPGA 綜合軟件是實現高性能、高性價比的 FPGA 設計的行業標准。 其獨特的行為提取綜合技術 (Behav ...

1 什么是后仿真？ 后仿真也成為時序仿真，門級仿真，在芯片布局布線后將時序文件SDF反標到網標文件上，針對帶有時序信息的網標仿真稱為后仿真。 2 后仿真是用來干嘛的？ 檢查電路中的timi ...

tb_top是整個UVM驗證平台的最頂層；tb_top中例化dut，提供時鍾和復位信號，定義接口以及設置driver和monitor的virual interface，在intia ...

Vivado 設計套件包括高度集成的設計環境和新一代從系統到 IC 級的工具，這些均建立在共享的可擴展數據模型和通用調試環境基礎上。這也是一個基於 AMBA AXI4 互聯規范、IP-XACT IP ...

標准延遲格式（英語：Standard Delay Format, SDF）是電氣電子工程師學會關於集成電路設計中時序描述的標准表達格式。在整個設計流程中，標准延遲格式有着重要的應用，例如靜態時序分析和 ...

估計面試的時候都會讓大家解釋一下建立時間和保持時間，幾乎所有人都能背出來。建立時間（setup time）：時鍾的有效沿到來之前數據必須提前穩定的時間。保持時間（hold time）：時鍾有效沿到來之 ...

FPGA驗證在SOC設計非常重要，一般而言，做一些RAM和FIFO的替換以及相應代碼轉換。具體分下面幾步： 1 替換RAM，FIFO和時鍾 RAM和FIFO控制器需要RAM的接口都放在了設計頂層， ...

從剛接觸System Verilog以及后來的VMM，OVM，UVM已經有很多年了，隨着電子工業的逐步發展，國內對驗證人才的需求也會急劇增加，這從各大招聘網站貼出的職位上也可以看出來，不少朋友可能想盡 ...

1 What is Chisel? Chisel（Constructing Hardware In a Scala Embedded Language）是一種嵌入在 ...