Spyglass工具有五大模塊： lint, CDC(多時鍾域檢查), LP（低功耗)，Constraint(約束)，DFT(可測試性)。
一，在RTL層面上預估芯片性能，從而引導設計人員開發出更加優化的RTL代碼
SpyGlass平台針對VERILOG和VHDL用先進的靜態和動態分析來檢查和診斷設計中可能存在的潛在問題，然后用其分析和追蹤引擎來追蹤問題的根源，最后給出一個解決問題的方法和建議。SpyGlass能夠指出SOC問題中的非常復雜的問題，例如跨時鍾域問題、同步問題以及SOC設計中的集成問題。並且，SpyGlass還可以檢查電子設計規則（ERC）來確保設計符合工業設計標准或者用戶自己定義的標准。
SpyGlass還提供了四個功能強大的選項：
（一）SpyGlass CDC提供了業界最完整的多時鍾域解決方案，能自動識別各種同步手段（包括HandShake,FIFO），能采用Formal引擎驗證同步方法在功能上的正確性。
（二）SpyGlass Constraints幫助設計人員在設計的整個流程中生成，驗證和管理他們的約束文件。
（三）SpyGlass DFT提供了能夠預測ATPG的測試覆蓋率分析的能力，基於這個選項，用戶可以很容易地預計所作設計的可測試性並且利用工具提供的指導來提高設計的可測試性。
（四）SpyGlass LowPower能夠讓用戶能夠快速分析出設計中的功耗效率問題，從而在還沒有達到后端工序的情況下快速地進行功耗的優化，在power estimate工具中，用戶甚至可以在不進行邏輯綜合和物理實現的情況下對功耗進行量化的計算。
二，采用更早期的RTL檢查的方式，提高設計的性能
SpyGlass的性能提供了很多動態的好處：設計人員可以在設計早期就得到一個“golden”的RTL設計包，這樣這個設計可以非常平滑地過渡到驗證，邏輯綜合以及后面的門級具體實現。SpyGlass能夠將后端才能進行的平衡工作（例如時序功耗的分析）變到前端來進行，這樣不僅能夠大大地減少設計的往復，並且能夠做到最大程度的花費的有效性，SpyGlass能夠大大縮短設計周期，從幾周到幾個月不等，並且能夠大大降低設計的費用。相比較而言，傳統的設計是在后續的工序中發現和解決問題，這些后來的改動非常的耗時，並且效率也很低，很多時候改動並不能非常准確地反映到設計上，大多數情況下，這些改動並不能夠返回到RTL源代碼，這些情況下，會使設計的驗證環境復雜化並且可重用性降低，這些其實都是沒有必要的。
三，SpyGlass是針對復雜的，優化面積的設計理想的解決方案，並且能夠跟現有的設計流程無縫地結合
由於現在設計越來越復雜，並且設計的尺寸越來越小，SpyGlass所帶來的優勢就越來越明顯。SpyGlass所提供的可預計的分析和精確定位的方案為這些復雜和專項要求高的設計提供了早期分析的可能性。特別是針對小制程的設計，因為針對這種復雜的設計，設計中所允許的偏差越來越小。除此以外，SpyGlass 平台具有非常快速的運行時間，這樣用戶就可以能夠對設計進行快速有效的分析，即使是針對現在最復雜的千萬門設計，SpyGlass也能夠在很短的時間內進行分析和修正，即使是針對比較復雜的比如多時鍾域問題，多電壓分析等等也可以快速指出問題並且提供修改建議。SpyGlass對現在市面上的所有的標准的工具和流程都能夠很好地進行整合，事實上，SpyGlass能夠在現有的工具的基礎上大大提高這些工具的產出率以及這些工具輸出結果的質量。
四，SpyGlass能夠發現設計中很難發現的問題，對設計進行全方位的測試
SpyGlass能夠快速發現和定位設計中的嚴重問題以及有待優化的問題，這些問題通常情況下都是要到后續流程、例如仿真、邏輯綜合甚至布局布線中才能夠被發現出來。這些問題包括組合邏輯回環、不經濟的資源利用以及邏輯設計的不合理性等等，另外，SpyGlass還會針對設計中的可重用性以及很多類似STARC和OPENMORE的規則進行檢查，用戶也可以自定義自己的規則，這樣對整個設計過程的統一規划以及管理都具有非常重要的意義
參考文獻：