Vivado 設計套件包括高度集成的設計環境和新一代從系統到 IC 級的工具，這些均建立在共享的可擴展數據模型和通用調試環境基礎上。這也是一個基於 AMBA AXI4 互聯規范、IP-XACT IP 封裝元數據、工具命令語言 (TCL)、Synopsys 系統約束 (SDC) 以及其它有助於根據客戶需求量身定制設計流程並符合業界標准的開放式環境。Vivado 工具將各類可編程技術結合在一起，能夠可擴展實現多達 1 億個等效 ASIC 門的設計。
UltraFast設計方法
為了最大限度地提高系統性能，降低風險，實現更快速和可預測的設計周期，Xilinx 推出了可編程領域的首套綜合設計方法。Xilinx 提出了 UltraFast設計方法。面向 Vivado的 UltraFAST 方法學的主體是 UG949 文檔，配合相應的 Checklist，隨 Vivado 版本同時更新，用戶可以在 Xilinx 的主頁上免費下載。針對 Vivado 設計套件的 UltraFAST 中文版也已經上市，另外一套全新的針對嵌入式可編程設計的 UltraFAST 嵌入式設計方法指南UG1046和針對高級綜合的UltraFAST 方法指南UG1197也已經在 Xilinx 官網上開放下載。
工程模式與非工程模式
Vivado設計有工程和非工程兩種模式
(1)工程模式是使用Vivado設計套件工程自動管理設計源文件、設計配置和結果，使用圖形化Vivado集成設計環境(IDE)交互式處理設計。在Vivado IDE中可一鍵式運行整個設計流程。工程模式的關鍵優勢在於Vivado工具可管理整個設計流程，包括工程文件管理、報告生成、數據存儲等。在綜合后修改HDL源文件，Vivado工具會提示您重新綜合。在布線完成后，工具會自動生成時序和功耗報告。
(2) 非工程模式是使用Tcl腳本流程，在非工程模式下，需要自己管理設計源文件和設計過程。源文件只能從當前位置訪問，不能將其復制到其它位置。設計結果保留在已分配給Vivado工具進程的機器內存中。使用Tcl命令來設置設計參數和實現選項。您可使用Tcl在設計過程的任何階段保存設計檢查點（DCP）並生成報告。每個設計步驟都可通過Tcl命令獨立控制。例如 ：
• 如果在綜合后修改了一個HDL文件，那么必須記得重新運行綜合。
• 如果在布線后需要時序報告，那就需要明確生成時序報告。
GUI和TCL可以相互交叉使用，在使用Tcl腳本流程，但在必要時仍可使用IDE來執行設計分析或約束定義等設計任務。
總之，使用Vivado后感覺Vivado的ultrafast的設計方法和ASIC設計方法特別類似，特別是非工程模式的TCL腳本。正如Xilinx喊的口號一樣Vivado是ASIC增強型設計套件，FPGA芯片是ASIC級架構。Vivado只支持7系列，包括A7，K7，V7和ZYNQ。從綜合運行體驗而言Vivado 很耗內存。跟Altera的Quartus比較而言Vivado還是慢如牛。論壇上有人說Vivado 的綜合效果還是一如既往地不好，布局布線算法有所提高，所以，推薦用Synplify做綜合，Vivado做布局布線和生成最后的bit文件。
參考文獻：
[1] Vivado™ 設計套件是什么？http://china.xilinx.com/china/ch_prs_rls/QA.htm
[2] Xilinx. ug949-Vivado設計套件的UltraFast設計方法指南. 2014,3.
[3] 何斌. Xilinx FPGA權威設計指南—Vivado 2014集成開發環境. 電子工業出版社.2015，2.