SOC芯片的FPGA原型驗證

FPGA驗證在SOC設計非常重要，一般而言，做一些RAM和FIFO的替換以及相應代碼轉換。具體分下面幾步：

1 替換RAM，FIFO和時鍾

RAM和FIFO控制器需要RAM的接口都放在了設計頂層，方便RAM做BIST。采用generate 做RAM的例化，提供代碼的可讀性。

2適當做一些外圍接口

3 用synplify綜合

對於RAM 采用stub綜合，編寫相應的綜合約束。

4 用vivado布局布線

編寫布局布線的約束文件，比如全局時鍾，引腳分配等。用采用增量編譯和多核編譯提供開發效率。在采用多核進行增量編譯時，需要在在Xilinx/Vivado/2013.4/scripts/init.tcl 文件中加入

set_param general.maxThreads 8

該文件默認不存在，需要自己新建。

5 生bit文件下載到FPGA原型驗證板上。觀察芯片運行狀態。

 

參考文獻：

1現在是時候將您的 FPGA 原型驗證系統升級到 V7-2000T 了.

http://www.s2cinc.com/ch/resource-library/technical-articles/its-time-to-upgrade-your-prototyping-platform-to-v7-2000t-fpga

2透過FPGA原型驗證復雜的ASIC(ZT).

http://blog.sina.com.cn/s/blog_6df0701a0100xm5e.html

3工作方向請教：FPGA原型驗證.

http://bbs.eetop.cn/thread-370917-1-1.html

4原型驗證過程中的ASIC到FPGA的代碼轉換

5用多片FPGA 進行ASIC 設計驗證的分區和綜合技術

6 [FPGA博客大賽]ARM Soc芯片驗證手記

7 Change the default number of threads on Vivado

https://forums.xilinx.com/t5/Design-Entry/Change-the-default-number-of-threads-on-Vivado/td-p/309505

8 vivado 設置 多線程編譯

http://blog.csdn.net/angelbosj/article/details/51596146

9 vivado多線程編譯實現方法

http://blog.chinaaet.com/sock/p/40319