前言 触发器输入端口的数据在时间窗口内发生变化，会导致时序违例。触发器的输出在一段时间内徘徊在一个中间电平，既不是0也不是1。这段时间称为决断时间（resolution time）。经过resolu ...

1首先介绍一下建立时间和保持时间的基本概念： 1.1建立时间和保持时间： ...

FPGA（Field-Programmable Gate Array），即现场可编程门阵列。主要是利用内部的可编程逻辑实现设计者想要的功能。FPGA属于数字逻辑芯片，其中也有可能会集成一部分模拟电路的功能，大多数模拟电路都是当做asic进行工作的，可编程的部分大多数都是数字逻辑部分 ...

一、什么是亚稳态 首先康康百度怎么解释亚稳态的：亚稳态是指触发器无法在某个规定时间段内达到一个可确认的状态。当一个触发器进入亚稳态时，既无法预测该单元的输出电平，也无法预测何时输出才能稳定在某个正确的电平上。在这个稳定期间，触发器输出一些中间级电平，或者可能处于振荡状态，并且这种无用的输出电平 ...

竞争(Race)：一个门的输入有两个及以上的变量发生变化时，由于各个输入的组合路径的延时不同，使得在门级输入的状态改变非同时。 冒险或险象(Hazard)：竞争的结果，如毛刺Glitch。 相邻信号间的串扰也可能产生毛刺Glitch。 组合逻辑的冒险是过渡性的，它不会使得稳态值偏离正常值 ...

　　前面的博文聊到了触发器的建立时间和保持时间：http://www.cnblogs.com/IClearner/p/6443539.html 那么今天我们来聊聊与触发器有关的亚稳态已经多时钟系统中的时钟切换。与亚稳态有关的问题比如跨时钟域的问题很快就会补充。今天的主要内容如下所示 ...

因为分析时理想化了输出特性曲线，认为0到1的翻转瞬间完成“突变”，但实际上变化有一个过程。高于VH才算1，低于VL才算0，中间的既不是1也不是0。如果输入信号刚好在寄存器不能判断的区间，那么输出就不能判断是0还是1，即亚稳态。（边沿采样边沿，数据不满足建立时间or保持时间）。 MTBFmean ...

跨时钟域的问题：前一篇已经提到要通过比较读写指针来判断产生读空和写满信号，但是读指针是属于读时钟域的，写指针是属于写时钟域的，而异步FIFO的读写时钟域不同，是异步的，要是将读时钟域的读指针与 ...