一、module内部有效的定义 用parameter来定义一个标志符代表一个常量，称作符号常量，他可以提高程序的可读性和可维护性。parameter是参数型数据的关键字，在每一个赋值语 ...

当全部使用if判断时，优先级从上到下(往下优先级越高)，如果在某一级（设为第n级）的if下加入了else，则当第n级不成立时，则执行else中的语句，前面的n-1级中的判断即使成立也将无效。 当使用 ...

在Quartus II中输入原理图以及实现仿真是学习基本数字电路的好方法。下面以一个基本的D锁存器为例，在quartus II 13.0中一步一步来实现原理图输入以及仿真过程。 1，创建工程 ...

参考： https://blog.csdn.net/vivid117/article/details/101427302 http://wscentity.lofter.com/post/1d0 ...

一、格雷码编码规则 画卡诺图的时候需要先将所有变量可能以格雷码的形式排列在方格两侧，所有变量有2^n个，虽然我们常用的变量为四个及以下，可以熟记格雷码，但为了学习还是有必要了解格雷码的 ...

一、分析 由于是异步FIFO的设计，读写时钟不一样，在产生读空信号和写满信号时，会涉及到跨时钟域的问题，如何解决？ 　　跨时钟域的问题：由于读指针是属于读时钟域的，写指针是属于写时钟域 ...

异步FIFO的verilog代码实现（包含将满和将空逻辑） 代码参考来源： Clifford E. Cummings, "Simulation and Synthesis Tec ...

在仿真验证的时候，需要一个合适的数据激励，在testbech一个一个的写很麻烦，如果能直接从数据文本里读取，然后输入到已经编写好功能程序中，就很方便。 还有的时候，我们需要将程序输出的内容写到文本里 ...

经过我们黑金工程师多年的不断努力，黑金原创教程已经达到了14部，包括： 第一部：【黑金原创教程】NIOSII那些事儿 http://www.heijin.org/forum.php?mod=view ...

本文档中通过verilog实例来学习verilog语法。Verilog是一种硬件描述语言，它具有并发性和时序性。并发性是指不同硬件模块的同时操作，时序性是指信号的赋值或操作在时钟的边沿进行。由 ...