在Verilog中，设计组合逻辑和时序逻辑时，都要用到always： 仅从关键字上，看不出设计者想要一个什么样的电路。 SystemVerilog把always关键字细化了。对不同的 ...

随着IC设计复杂度的提高，模块间互联变得复杂，SV引入接口，代表一捆连线的结构。 Systemverilog语法标准，新引入一个重要的数据类型：interface。 interface主要作用有两 ...

概述： FIFO是电路设计中非常重要的一个基本电路。一般的超大规模集成电路中，都会用到FIFO。所以，FIFO是每个SOC设计和验证工程师必须掌握的一种核心电路。 FIFO电路又分为异步FIFO和 ...