本节主要内容：动态数组，队列，联合数组，数组基本操作，结构体类型，枚举类型 一：动态数组 1：基础 　　 在run-time才知道元素个数，在compile-time不知道 　 可以 ...

转自：http://blog.sina.com.cn/s/blog_13f7886010102xcho.html 使用SystemVerilog中的rand机制,　经常会用到$urandom_range()这个函数,　得到一个无符号的整型数. 语法：$urandom_range(int ...

在Verilog中，设计组合逻辑和时序逻辑时，都要用到always： 仅从关键字上，看不出设计者想要一个什么样的电路。 SystemVerilog把always关键字细化了。对不同的设计要求有不同的关键字： comb是combinational的缩写 ...

1)、首先看一个类的使用 在文件AA.sv里定义一个类AA class AA; int　　a1； endclass : AA 最简单的，定义一个类AA，里面只有 ...

一：初实assertion 　　断言就是一段描述设计期望行为的代码。 目前， 对断言的使用主要在于仿真， 但断言的能力不仅仅如此。 断言是基于一些更加基础的信息， 我们称之为属性 （ Ｐｒｏｐｅｒｔ ...

随着IC设计复杂度的提高，模块间互联变得复杂，SV引入接口，代表一捆连线的结构。 Systemverilog语法标准，新引入一个重要的数据类型：interface。 interface主要作用有两个：一是简化模块之间的连接；二是实现类和模块之间的通信； 接口 ...

1. fopen string file_name; int file_handle; initial begin file_handle = $fopen(file_name,"r") ...

本节主要内容：testbench与design的连接，verilog连接testbench与design的方法，SV的interface，stimulus timing，clocking blocks ...

本节关键字：class，methods，数据及其对数据的操作封装起来，继承（inheritance），多态（polymorphism）等等 一：OOP的概念　　 　　将数据及其对数据的操作封装在一 ...

systemverilog里面的package有点类似C++中的名字空间namespace。 通过import package可以获得package里面声明的类型或变量。 但当package里面也import了别的package的话，是否可以获得内部import package声明的类型或变量 ...