最近在调试一个LVDS的屏显功能，涉及到了一些LVDS的东东，简单地整理如下，后续会再补充。 （1）对于altera FPGA（CYCLONE III） 1、对于作为LVDS传输的BANK必须接2 ...

BS架构与CS架构的区别 引言 开始（CS结构时期） BS架构与CS架构特点 C/S系统结构 面试题目 ...

1.var/reg与bit/logic 异： reg——>在verilog hdl中用来声明寄存器； var——>在SV中所有暂存的资源视为变量，即variable；同： reg和var ...

最近胶囊内窥镜项目中用到了业界常用的无线收发模块，即恩智浦公司nRF系列无线收发模块，该模块当前有好几种选择，比如nRF24L01只有无线收发模块，需要外部MCU进行驱动及数据收发，还有nRF ...

首先给出一篇很好的文章： Zynq构建SoC系统深度学习笔记-05-PL读写DDR3 http://www.eefocus.com/antaur/blog/17-08/423773_0818c.htm ...

仿真功能概述 仿真FPGA开发中常用的功能，通过给设计注入激励和观察输出结果，验证设计的功能性。Vivado设计套件支持如下仿真工具：Vivado Simulator、Questa、ModelSim ...

文章目录 前言 VHDL与Verilog的比较 语法比较 基本程序框架比较 端口定义比较 ...

除了输入输出端口，FPGA中还有另一种端口叫做inout端口。如果需要进行全双工通信，是需要两条信道的，也就是说需要使用两个FPGA管脚和外部器件连接。但是，有时候半双工通信就能满足我们的要求， ...

本次总结主要是参考网上的说法，最近在接触到异步时钟同步的时候了解到利用“非阻塞赋值<=”进行时钟同步，碰到有人说“打一拍”“打两拍”可以降低亚稳态问题，听起来有点糊，所以总结一下： 一、 “打 ...

Verilog语言和VHDL语言是两种不同的硬件描述语言，但并非所有人都同时精通两种语言，所以在某些时候，需要把Verilog代码转换为VHDL代码。本文以通用的XHDL工具为例对Verilog转换到 ...