一、module內部有效的定義 用parameter來定義一個標志符代表一個常量，稱作符號常量，他可以提高程序的可讀性和可維護性。parameter是參數型數據的關鍵字，在每一個賦值語 ...

當全部使用if判斷時，優先級從上到下(往下優先級越高)，如果在某一級（設為第n級）的if下加入了else，則當第n級不成立時，則執行else中的語句，前面的n-1級中的判斷即使成立也將無效。 當使用 ...

在Quartus II中輸入原理圖以及實現仿真是學習基本數字電路的好方法。下面以一個基本的D鎖存器為例，在quartus II 13.0中一步一步來實現原理圖輸入以及仿真過程。 1，創建工程 ...

參考： https://blog.csdn.net/vivid117/article/details/101427302 http://wscentity.lofter.com/post/1d0 ...

一、格雷碼編碼規則 畫卡諾圖的時候需要先將所有變量可能以格雷碼的形式排列在方格兩側，所有變量有2^n個，雖然我們常用的變量為四個及以下，可以熟記格雷碼，但為了學習還是有必要了解格雷碼的 ...

一、分析 由於是異步FIFO的設計，讀寫時鍾不一樣，在產生讀空信號和寫滿信號時，會涉及到跨時鍾域的問題，如何解決？ 　　跨時鍾域的問題：由於讀指針是屬於讀時鍾域的，寫指針是屬於寫時鍾域 ...

異步FIFO的verilog代碼實現（包含將滿和將空邏輯） 代碼參考來源： Clifford E. Cummings, "Simulation and Synthesis Tec ...

在仿真驗證的時候，需要一個合適的數據激勵，在testbech一個一個的寫很麻煩，如果能直接從數據文本里讀取，然后輸入到已經編寫好功能程序中，就很方便。 還有的時候，我們需要將程序輸出的內容寫到文本里 ...

經過我們黑金工程師多年的不斷努力，黑金原創教程已經達到了14部，包括： 第一部：【黑金原創教程】NIOSII那些事兒 http://www.heijin.org/forum.php?mod=view ...

本文檔中通過verilog實例來學習verilog語法。Verilog是一種硬件描述語言，它具有並發性和時序性。並發性是指不同硬件模塊的同時操作，時序性是指信號的賦值或操作在時鍾的邊沿進行。由 ...