systemverilog新增的always_comb，always_ff，和always_latch語句

在Verilog中，設計組合邏輯和時序邏輯時，都要用到always： 僅從關鍵字上，看不出設計者想要一個什么樣的電路。 SystemVerilog把always關鍵字細化了。對不同的 ...

systemverilog interface雜記

隨着IC設計復雜度的提高，模塊間互聯變得復雜，SV引入接口，代表一捆連線的結構。 Systemverilog語法標准，新引入一個重要的數據類型：interface。 interface主要作用有兩 ...

FIFO設計驗證經驗談

概述： FIFO是電路設計中非常重要的一個基本電路。一般的超大規模集成電路中，都會用到FIFO。所以，FIFO是每個SOC設計和驗證工程師必須掌握的一種核心電路。 FIFO電路又分為異步FIFO和 ...