Quartus系列：Quartus II 功能仿真設置流程
1.新建一個波形文件 2.右鍵點擊Name下空白框,在彈出的菜單中選擇"Inert->Insert Node or Bus..." 如果已經知道端口名稱和端口類型，直接在彈出的對 ...
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我的 FPGA 學習歷程（15）—— Verilog 的 always 語句綜合
在本篇里，我們討論 Verilog 語言的綜合問題，Verilog HDL (Hardware Description Language) 中文名為硬件描述語言，而不是硬件設計語言。這個名稱提醒我們是 ...
我的 FPGA 學習歷程（01）—— FPGA 基礎知識和 Quartus 的安裝
高級的嵌入式市場主要分為以下三類：ARM、DSP 和 FPGA。 其中 ARM 是行業內的佼佼者，目前幾乎所有的安卓智能手機都使用 ARM 授權的 CPU架構；而 DSP ...
Quartus II 13.1安裝及破解
入坑先下載軟件，通過原子的網站下載的Quartus II 13.1，由於沒有附帶坡姐，又花了很多時間去查找資源。（之前通過公眾號等方式搜集了各個版本的軟件壓縮包，貧民沒有網盤會員，所以選擇了原子的 ...
61.MII、RMII、GMII接口的詳細介紹
概述： MII (Media Independent Interface(介質無關接口)或稱為媒體獨立接口，它是IEEE-802.3定義的以太網行業標准。它包括一個數據接口和一個MA ...
我的 FPGA 學習歷程（08）—— 實驗：點亮單個數碼管
數碼管是一種常見的用於顯示的電子器件，根據數碼管大致可以分為共陰極和共陽極兩種，下圖所示的是一個共陽極的數碼管的電路圖（摘自金沙灘工作室的 51 開發板電路圖），我的 AX301 開發 ...
Error: Top-level design entity "demo" is undefined
原因：頂層模塊的module名沒有和工程名同名 解決方法：把頂層模塊 module名改成和工程名同名 最近在玩QUARTUS 11遇到此問題! 問題補充：本人用的時VERILOG HDL硬件 ...
設置 Quartus II 的仿真時間大於 1us
Quartus II 仿真的默認時長是 1us。 設置時鍾時看到 End time 想修改時長，把默認的 1us 改成 10us。 然后提示 End time 不合法。（只能設置為 0 到 1 ...
我的 FPGA 學習歷程（02）—— 實驗：點亮 LED 燈
關於 Quartus 的操作可以使用 Quartus 自帶的幫助，幫助中帶有全套的操作教程。 中文網絡教程鏈接（鏈接至 altera中文官網，點擊觀看） Quartus II 軟件設計系列： ...
我的 FPGA 學習歷程（14）—— PWM 脈沖寬度調制
PWM 是一種調節輸出功率的技術（俗稱調壓），其原理在於改變輸出方波的占空比，具體輸出見下圖： 輸出信號為電壓值，當負載為恆阻時，上圖中的輸出功率分別為 25%、50%、75%。 實現方法如下 ...