對於電子工程師來說，很多電路設計仿真軟件都是特別大的，安裝下來一般都是上G，甚至幾十G，而且win7的兼容性也是最好的，不願意升級win10是因為麻煩，而且沒有必要，對於很多的設計軟件來說win1 ...

DDS直接數字式頻率合成器（Direct Digital Synthesizer） 　　下面是使用MATLAB生成正弦波、三角波、方波的代碼，直接使用即可。 　　設計DDS ...

最近由於項目需要，要將bit文件固化到zedboard的flash中，使程序上電自啟，斷電不丟失。 我們知道，一般板級調試的時候都是直接下載bit流到FPGA就行，固化到Flash的話，也是先生成. ...

Vivado中ILA的使用 1.編寫RTL代碼 其中需要說明的是(* keep = "TRUE" *)語句的意識是保持cnt信號不被綜合掉，方便以后的調試，是否可以理解為引出這個寄存器信 ...

首先，要指出，本文不描述任何IP的功能與使用。 在開發一個大型FPGA項目時，多人協作是必不可少的。這個時候，如何提交設計給負責集成的人，是項目開發中最關鍵的問題之一。 常用的一個方法 ...

IP核（IP Core） Vivado中有很多IP核可以直接使用，例如數學運算（乘法器、除法器、浮點運算器等）、信號處理（FFT、DFT、DDS等）。IP核類似編程中的函數庫（例如C語言中的prin ...

開發環境：xp vivado2013.4 基於AXI-Lite的用戶自定義IP核設計 這里以用戶自定義led_ip為例： 1.建立工程 和設計一過程一樣，見vivado設計一http://b ...

下載器與板級之間的連接如下：有關iFPGA-Cable，可參考 iFPGA-Cable FT2232H Xilinx / Altera / Lattice 三合一JTAG & UART調試器 ...

本編文章的目的主要用簡明的方法對DDR3進行讀寫，當然這種方式每次讀寫都需要CPU干預，效率是比較低的，但是這是學習的過程吧。 本系列文章盡可能的讓每一個實驗都相對獨立，過程盡可能保證完整性，保證實 ...

　　 1、結構：MMCM和PLL 　　mixed-mode clock manager (MMCM)，phase-locked loop (PLL) 　　這兩種primitive架構不同， ...