Verilog中的文件的讀取和寫入

在仿真驗證的時候，需要一個合適的數據激勵，在testbech一個一個的寫很麻煩，如果能直接從數據文本里讀取，然后輸入到已經編寫好功能程序中，就很方便。

還有的時候，我們需要將程序輸出的內容寫到文本里面，然后用其他工具（例如matlab、python等）進行處理。

 

代碼和解釋說明如下：

　　

`timescale 1ns/1ns

module file_ctrl;

reg         　　clk;　　　　　　　　　
reg            rst_n;

reg　　[7:0]　　data_in;                //定義的數據輸入寄存器
reg　　[7:0]　　data_out;                        
reg　　[7:0]　　cnt;

integer　　file_rd;                //定義數據讀指針    
integer　　file_wr;                //定義數據寫指針

initial begin                        //定義時鍾    
    clk = 1'b1;
    forever
    #10
    clk = ~clk;                
end    

initial begin                        //定義復位
    rst_n = 1'b0;
    #21
    rst_n = 1'b1;
end

initial begin                        //打開讀取和寫入的文件，這里的路徑要對    
    file_rd = $fopen("E:/Project/file_ctrl/sim/tb/data_in.txt","r");
    file_wr = $fopen("E:/Project/file_ctrl/sim/tb/data_out.txt","w");
end    
        
always@(posedge clk or negedge rst_n)    
begin
    if(rst_n == 1'b0)begin
        data_in <= 8'd0;        
        cnt <= 8'd0;
    end
    else if(cnt < 10)begin
        $fscanf(file_rd,"%h",data_in);            //讀取每行    
        cnt <= cnt +1;        
        $fwrite(file_wr,"%h\n",    data_in);      //換行寫入    
    end
    else begin
        data_in <= 8'd0;
        $fclose(file_rd);                        //關閉文件
        $fclose(file_wr);        
        cnt <= 8'd11;
    end
end    



endmodule