FPGA/IC筆試——商湯科技
1、如果線網類型變量說明后未賦值，起缺省值是（z）？ 2、電子系統設計優化，主要考慮提高資源利用率減少功耗（即面積優化）以及提高運行速度(即速度優化) ,下列方法 ( A)不屬於面積優化。 A、流 ...
原文：FPGA/IC筆試——聯芸科技
. 請解釋D觸發器和Latch的區別，解釋同步復位和異步復位的區別及優缺點。 一 D觸發器和Latch的區別 Latch有電平觸發，非同步控制。在使能信號有效時Latch相當於通路，在使能信號無效時Latch保持輸出狀態。D觸發器由時鍾沿觸發，同步控制。 Latch容易產生毛刺，D觸發器則不易產生毛刺。 如果使用門電路來搭建Latch和D觸發器，則Latch消耗的門資源比D觸發器要少，這是Lat ...
2021-04-28 20:40 0 616 推薦指數：
相關推薦
FPGA/IC筆試——聯發科
4.1 ASIC流程，說出5個以上環節；Verilog說出5個以上keyword。 4.2 用一個mux和一個反相器實現xor，畫電路或Verilog代碼實現。 4.3 ...
FPGA/IC筆試——匯頂科技
1.下面關於PLL電路表述正確的是： A. PLL屬於模擬電路，無法用全數字電路實現 B. PLL相對於參考時鍾，可以輸出分頻、倍頻、分數頻的時鍾 C. PLL輸入的參考時鍾jitter，在P ...
FPGA/IC筆試——大疆
1.對於同步fifo，每100個cycle可以寫入80個數據，每10個cycle可以讀出8個數據，fifo的深度至少為？ 寫時鍾頻率 w_clk,讀時鍾頻率 r_clk,寫 ...
FPGA/IC筆試——華為
1. 在Verlog HDL中對於initial語句，說法錯誤的是（） A. 在仿真過程中只執行一次 B. 可用於給實際電路賦初值 C. 在模擬的0 時刻開始執行 D. 多個 initial ...
FPGA/IC筆試——華為（2）
涉及數字IC功耗、驗證、測試、時序、數電相關問題。 一、單選題 1.下列功耗措施哪個可以降低峰值功耗（B） A. Power Gating B. 大幅度提高HVT比例 C. 靜態模塊級Clock Gating D. Memory Shut Down 解析 ...
FPGA/IC筆試——雜七雜八
1：什么是同步邏輯和異步邏輯？（漢王） 同步邏輯是時鍾之間有固定的因果關系。異步邏輯是各時鍾之間沒有固定的因果關系。 同步時序邏輯電路的特點：各觸發器的時鍾端全部連接在一起， 並接在系統時 ...
FPGA/IC筆試——寒武紀
1、寄存器如果出現亞穩態，則其亞穩態的持續時間為(D) A、1個時鍾周期 B、小於1個時鍾周期 C、大於1個時鍾周期 D、不確定 2、下列功耗措施哪個可以降低峰值功耗（B） A、Power ...