1、寄存器如果出現亞穩態，則其亞穩態的持續時間為(D)
A、1個時鍾周期
B、小於1個時鍾周期
C、大於1個時鍾周期
D、不確定
2、下列功耗措施哪個可以降低峰值功耗（B）
A、Power Gating
B、大幅度提高HVT比例
C、靜態模塊級clock Gating
D、Memory shut Down
3、下列說法錯誤的是（C）
A、管腳靜態配置信號可以不用做異步處理
B、異步FIFO設計時需要考慮兩個時鍾之間的頻率關系
C、異步FIFO設計中使用格雷碼的目的只要是為了提高電路速度
D、異步電路中，只有信號電平翻轉才可能引入亞穩態
解析：異步FIFO設計中使用格雷碼的目的 ：即使在亞穩態進行讀寫也能進行正確的空滿狀態判斷。
4、SRAM面積大小與那些因素相關（ABCD）
A、 容量，即總的bit數目
B、地址譯碼方式
C、禁布區
D、BIST電路
解析：BIST全程build-in self-test，中文名內建自測電路，是一種DFT技術，設計時在電路中植入相關功能電路用於提供自我測試功能的技術，以此降低器件測試對自動測試設備（ATE）的依賴程度。可以理解為一種自我檢測的電路，方便用戶查錯；禁布區：可以理解為通過設定一些來約束布線的區域。由於power ring導致的禁布區，在RAM布置成方形時，所消耗的面積最小。
5、自底向上（Bottom-Up）綜合策略的優點是（BCD）
A.需要進行多次迭代
B.可以根據不同模塊的不同特點和要求單獨進行優化
C.對內存要求較小並且可以在多個機器上並行執行
D.某個模塊修改后不必重新綜合整個設計，減少了綜合時間
6、150MHz時鍾域的多bit信號A[63:0]需要同步到50MHz時鍾域，可能使用的同步方式有（ABD）
A、DMUX
B、雙向握手
C、打拍
D、異步FIFO
解析：DMUX：反向多路選擇器，多選一輸出
雙向握手：req（輸入）與ack（反饋）信號是否相等就可以判斷傳輸是否完成。當req ！=ack時表示正在傳輸，不可以發起新的傳輸操作。當req=ack時表示傳輸完成，可以開始新的傳輸過程。
打拍：單bit使用
7、以下哪些設計會導致STA分析困難（ABCD）
A將時鍾之間作為數據使用
B同一模塊中存在大量異步邏輯
C組合邏輯環
D使用latch鎖存器
分析：STA（靜態時序分析）的基本公式為：如右圖所示，
其中T_period為時鍾周期，T_cko為D觸發器開始采樣瞬間到D觸發器采樣的數據開始輸出時間，T_logic為中間的組合邏輯的延遲，T_net的為走線的延時，T_setup為D觸發器的建立時間，T_clk_skew為時鍾偏移，偏移的原因為時鍾到達前后兩個D觸發器的路線不是一樣長。所以時鍾無法作為數據。
8、題目描述
Explain the following timing arcs:
setup check arc
hold check arc
recovery check arc
removal check arc
setup check arc:建立時序弧，用來表示時序單元獲得正確數據信號所需要的約束信息，即在時鍾沿有效前數據輸入性保持有效的時間信息;
hold check arc:保持時序弧，也用來表示時序單元獲得正確信號所需要的約束信息，即在時鍾沿有效后數據輸入信號繼續維持有效的時間信息;
recovery check arc:恢復時序弧，用來表示具有復位清零端口的時序單元成功使能所需要的約束信息，即在時鍾沿有效前使能信號保持有效的時間信息;
removal check arc:移除時序弧，也是用來表示具有復位清零端口的時序單元成功使能所需要的約束信息，即在時鍾沿有效后使能信號維持有效的時間信息;
9、題目描述
Clka時鍾頻率是clkb時鍾頻率的3倍，兩個時鍾域為異步時鍾，clka時鍾域產生的fifo_err信號為脈沖信號，只維持一拍，為了使clkb時鍾域不漏采fifo_err指示，進行了告警展寬處理，如上圖所示。
問題：請問該電路存在什么問題？如有問題，如何修改？
解析：組合邏輯在不同時鍾域之間是不可取的，因為組合邏輯容易產生毛刺，需要加一個被源時鍾域控制的寄存器進行輸出，提升電路的穩定性（MTBF）
10、假設我們想要提高用於Web服務處理器。新的處理器快10倍計算比原來在Web服務應用程序的處理器。假設原始處理器忙於計算45的時間和等待I/O的是55的時候，整體加速上漲，將提高是什么？
speed up = exe time old/exe time new = 1/(0.55+0.45/10)=1.68
the overall speedup gained is 68%