解析：jitter在線路傳輸過程中也會被改變。選BC（需要了解DC邏輯綜合知識）
2.如圖所示時序路徑示意圖，橢圓表示組合邏輯，FF1/FF2表示寄存器，A表示數據輸入端口，CLK表示時鍾輸入端口，Z表示數據輸出端口，下圖選項描述正確的是：
A.只要在端口CLK上創建時鍾，即可約束A->Z之間的組合邏輯的延時
B.只要在端口Z上設置輸出延時，即可約束FF2 -> Z之間的組合邏輯的延時
C.只要在端口CLK上創建時鍾，即可約束FF1->FF2之間的組合邏輯的延時
D.只要在端口A上設置輸入延時，即可約束A->FF1之間的組合邏輯的延時
解析：BCD
3.一個線性反饋移位寄存器（LSFR）的特征多項式為F(x)=x^4+x+1,初始態為全1，則以下哪些描述是正確的？
A.輸出的m-序列為11100101
B.該LFSR包含四個寄存器
C.寄存器的狀態不會出現全零
D.該LFSR能夠產生的不重復序列最長為15位
解析：BCD。LSFR如下，由n個D觸發器和若干個異或門組成的
4.以下關於驗證的描述，正確的是
A. 驗證平台使用checker檢測DUT的行為，只有知道DUT的輸入輸出信號變化之后，才能根據 這些信號變化來判定DUT的行為是否正確
B. SystemVerilog區別於verilog的一個重要特征是其具有面向對象語言的特性：封裝、繼承和 多態
C. UVM是synopsys、cadence、mentor等EDA廠商聯合發布的驗證平台
D. Verilog，SystemVerilog, SystemC, UVM 都是驗證常用的硬件語言
解析：B。checker也可通過systemverilog、assertion的形式驗證formal verification來完成靜態驗證，替代了動態仿真；UVM是IEEE標准，是通用驗證方法學，不是語言
5.以下關於FIFO描述正確的是
A. 空信號是在寫時鍾域產生的，滿信號是在讀時鍾域產生的
B. 外部可以直接操作FIFO的讀寫地址
C. FIFO可以分為同步FIFO和異步FIFO
D. FIFO是先進先出的存儲器
解析：CD。空信號在讀時鍾域產生，滿信號在寫時鍾域產生。外部不可以直接操作FIFO的讀寫地址
6.在靜態時序分析中計算時鍾延遲需要考慮一下哪些因素？
A. 寄存器的建立和保持時間
B. 工藝特性造成的on-chip variation
C. 時鍾源的抖動（jitter）
D. 時鍾樹不平衡引入的偏差（skew）
E. 系統時鍾干擾
解析：CD
7.下面邏輯電路表示邏輯功能為F=(AB)’+C’的是
◆ 解析：CMOS結構：上拉串聯為或非，並聯為與非；下拉正好互補相反。故第一個CMOS結 構為 F = (AB+C)’；第二個CMOS結構為F=((A+B)C)’。 
8.下面是芯片中有關GPIO的敘述，不正確的是：
A. GPIO一般只具有0態和1態，不具有高阻狀態
B. GPIO的引腳一般是多功能復用的
C. GPIO作為輸出接口時具有鎖存功能
D. GPIO作為輸入接口時具有緩沖功能
解析：A
9.和模擬濾波器相比，數字濾波器具有可靠性好，精度高，實現靈活等特點。以下列出了幾種數字濾波器的理想幅頻特性，請選出哪一種是帶阻濾波器的幅頻特性？
◆ 帶通濾波器：它允許一定頻段的信號通過，抑制低於或高於該頻段的信號、干擾和噪聲；
◆ 帶阻濾波器：它抑制一定頻段內的信號，允許該頻段以外的信號通過。
10.
解析：可以先把A和C都取為1，代入計算！
11.以下關於格雷碼的描述哪些是正確的?
A. 卡諾圖的坐標是按照格雷碼的順序標注的
B. 格雷碼0110對應的二進制數是0100
C. 格雷碼相鄰的碼組間僅有一位不同
D. 格雷碼從編碼形式上杜絕了邏輯冒險的發生
E. 格雷碼常用於提高單一時鍾域內總線數據的可靠性
解析：ABCD。格雷碼：跨時鍾域處理
12.如下為verilog HDL描述的一段程序，請選擇對它產生波形描述正確的是：
always begin #5 clk = 0; #10 clk = ~clk; end
A.周期為15 B.clk=0 C.clk=1 D.占空比1/3的時鍾
解析：AD
13.電容器接到交流電源的兩端時，下列說法不正確的是
A. 電路中有了電流，表現為交流“通過”了電容器
B. 實際上是電容器交替進行了充電和放電
C. 實際上自由電荷通過了兩板級間的絕緣材質
D. 實際上自由電荷沒有通過兩級間的絕緣材質
解析：C
14.請分析如下圖所示CMOS電路實現的是什么邏輯功能？
-
解析：A 。 CMOS邏輯，上拉並聯為與非邏輯，串聯為或非邏輯。
15.下圖為一個全加器，假設每個門延時為T，不考慮線延時和扇入扇出，下列說法正確的是
A.8位 carry-lookhead adder 最大延遲為4T
B.8位 carry-lookhead adder 最大延遲為3T
解析：不管幾位加法器，超前進位邏輯的進位結構的布爾表達都是三級結構（如果不考慮扇入扇出），故其延時為三個門，因此答案B正確。而串行進位加法器，即從低位往高位運算，進位位，一級一級往后傳遞，如下圖。故對於串行加法器，其最大延遲為n*3T（n為加法器的位數）。
16.如圖,斷言在那個時鍾沿開始的時序可以判決成功。
property test_seq_2; @( posedge clk ) @rose (start) |-> ##3 ( ( a ##2 b)[*2] ) ##2 stop endproperty assert property(test_seq_2);
解析：A
18.下面關於verilog描述正確的是：
A.如果A=1’b1,B=1’b0,F=A&B|B&A||B,則F=1’b1. (F=1&0|0&1||1=1，正確)
B．y=a+b；屬於阻塞賦值語句，執行該語句時，先計算a+b值，然后更新y值，在此過程中不能運算其他語句 (正確，阻塞，非阻塞)
C．generate，for，function語句可以綜合 (for循環可綜合時，循環變量必須是固定值)
D．如果A=4’hb，則^A=1’b1 ^異或 （4`b1011）
19.關於電路處理說法正確的是：
A:同步電路系統中可以有一個時鍾以及三分頻時鍾進行驅動；
B:DFF的setup時間是根據DFF和DFF之間的時許路徑分析出來的，把時鍾變慢可以增加DFF的setup時間
C:數字電路設計中是競爭和冒險會帶來電路上的毛刺，需要加入RC濾波電路清除
D:如果DFF的hold時間不滿足，通常可以通過時鍾運行速度來解決
E:異步reset信號因為和時鍾是異步的，因此不需要加時鍾約束
解析：選A；
◆B：setup時間是由寄存器內部的結構決定的，與時鍾無關。
◆C:競爭和冒險是由不同路徑的延時不同導致的。
◆D由Thold的約束公式得與時鍾無關。
◆E要加時鍾約束，有recovery和removal的chk
20.以下代碼中哪些會推導出鎖存器（latch）？
-
解析：ACD
21.下面降低功耗的方法中，屬於降低靜態功耗的有
A:門級電路的功耗優化
B:多閾值電壓
C:門控時鍾電路
D:操作數分離
E:多個供電電壓
解析：ABE； -在CMOS電路中，靜態功耗主要是漏電流引起的功耗 對於常規cmos電路，在穩態時不存在直流導通電流，理想情況下靜態功耗為0，但是由於 泄露電流的存在，使得cmos電路的靜態功耗並不為0。CMOS泄露電流主要包括：反偏PN 結電流和MOS管的亞閾值電流。所以靜態功耗主要由這兩部分組成。對於深亞微米MOS器 件，還存在很多二級效應引起的附加泄露電流。 靜態功耗的計算公式如下，Ileak為泄漏電流：Pleak=VDD*Ileak（第一個I是大寫的i）
22.關於建立setup和保持hold時間的表述哪些是正確？
A:解決setup time violation的方法之一是適當降低時鍾頻率
B:解決hold time violation的方法之一是適當降低時鍾頻率
C:setup time 不受系統時鍾頻率影響
D:setup time 是指有效的時鍾沿來臨之后的數據需要保持的時間
解析：AC ; B：holdup時間與時鍾頻率無關與時鍾抖動和組合邏輯延時有關 D: setup time 是指有效的時鍾沿來臨之前的數據需要保持的時間
23.中斷是處理器能完成並行性，實時操作的一種重要手段，請選出如下有關中斷的正確描述？
A:以上表述都不對
B:中斷的響應過程中，保護程序計數器的作用是cpu能找到中斷處理程序的入口地址
C:cpu在響應中斷期間，原來的程序依然可以執行
D:中斷響應中，斷點保護，現場保護由用戶編程完成。
解析：選A； B錯在是cpu能找到出口地址，而非入口地址，為了是CPU在執行完中斷服務程序時能回到被中斷程序的斷點處。 C:錯在：原程序是中止的，不能運行。 D:現場保護由系統自動完成
24.以下關於FPGA和ASIC描述正確的是：
A:FPGA開發周期相對短
B:相同工藝下，ASIC能跑更快的時鍾
C:FPGA更注重面積的要求。
D:ASIC批量生產時成本相對低
解析：ABD
25：對於90nm制程芯片，合法的電壓，環境溫度范圍內，以下哪種情況內部信號速度最快：
A:溫度低，電壓低
B:溫度低，電壓高 （CPU 液氮 加壓 可以實現超頻）
C:溫度高，電壓低
D:溫度高，電壓高
解析：B