一、單選題（共26題，每題2分，共52分）
1.[單選題]Verilog語言與C語言的區別，不正確的描述是（ C ）
A.Verilog語言可實現並行計算，C語言只是串行計算；
B.Verilog語言可以描述電路結構，C語言僅僅描述算法；
C.Verilog語言源於C語言，包括它的邏輯和延遲；
D. Verilog語言可以編寫測試向量進行仿真和測試。
2.[單選題]數據位寬8bit，地址位寬13bit的RAM，其大小為多少？B
A.4KB
B.8KB
C.16KB
3.[單選題]以下哪些是第三代移動通信標准（B）
A.EDGE
B.TD-SCDMA
C.LTE
D.WiFl
解析：W-CDMA(寬帶碼分多址接入)、CDMA2000(碼分多址接入)和TD-SCDMA (時分同步碼分多址接入)，WiMAX是繼W-CDMA、CDMA2000、TD-SCDMA后的第四個3G標准。
4.[單選題]linux下，刪除文件命令 B
A.mkdir
B.rm
C.mv
D.del
5.[單選題]在verilog中，以下不屬於分支語句的是（ C ）
A.case
B.if-else
C.repeat
D.casaz
6.[單選題]一個八位D/A轉換器最小電壓增最為0.011V，當輸入10011100時，輸出電壓為（ D ）V。
A.1.28
B.1.45
C.1.54
D.1.56
7.[單選題]在verilog HDL的always塊語句中的語句是如何執行的（ D ）
A.順序
B.並行
C.順序或並行
D.不一定
8.[單選題]以下哪個不是異步處理的通用方法 D
A.synchronizer
B.fifo
C.handshake protocol
D.sampling by DFF
9.[單選題]Verilog HDL中信號沒有定義數據類型時，缺省為什么數據類型 B
A.reg
B.wire
C.tri
D.Z
10.[單選題]項目后仿階段，不需要哪個文件？ D
A.標准單元庫
B.網表
C.SDF
D.RTL
11.[單選題]How many logic gates（only NAND and NOT gate）used in a D latch?（B）
A.4
B.5
C.6
D.7
12.[單選題]以下對hold timing有幫助的是
A.提高時鍾頻率
B.降低時鍾頻率
C.提高工作電壓
D.降低工作電壓
13.[單選題]以下哪項工作需要手工進行門級設計？C
A.行為級描述
B.綜合
C.ECO
D.驗證
解析：工程變更（Engineering Change Order）
14.[單選題]At which level is STA usually done？C
A.Behavior Level
B.Register Transfer Level
C.Gate Level
D.沒拍到不重要
15.[單選題]In Verilog_hdl，a＝4'b1011，so &a＝？（D）
A.4'b1011
B.4'B1111
C.1'b1
D.1'b0
16.[單選題]'timescale 1ns/1ps
fork
begin #1；end
begin #2；end
join_none
Sdisplay($time);
上述代碼中需要等待多長時間？
A.1ns
B.2ns
C.3ns
D.4ns
解析：0ns
17.[單選題]下列語句（ D ）不能在module中獨立存在。
A.task
B.initial
C.always
D.forever
18.[單選題]CMOS工藝中，PMOS的襯底連接；A
A.VDD
B.GND
C.Source
D.Drain
19.[單選題]A=(0.8125)10，十進制轉二進制，則A＝（A）
A(0.1101)2
B.(0.0101)2
C.(0.1011)2
D.(0.1111)2
20.[單選題]運算assign SUM＝a[7:0]+b[7:0] +c[7:0] +d[7:0]+e[8:0]，為了SUM沒有溢出，SUM的位寬最小為多少 B
A.10
B.11
C.12
D.13
解析：
方法一：將兩兩分組，優先位寬一樣的一組，則該組和位寬+1；題中a、b和9bit，c、d和9bit；然后前面的1個9bit和再與e的和為10bit；最后10bit再和另外一組9bit相加，結果11bit。
方法二（最大值代入）：8bit取255，9bit取511，則255*4+511=1531<2048，即11bit。
21.[單選題]下列描述中采用時鍾正沿觸發且reset異步下降沿復位的代碼描述是 C
A.always@(posedge clk or negedge reset) if(reset)
B.always@(posedge clk or reset) if(!reset)
C.always@(posedge clk or negedge reset) if(!reset)
D.always@(negedge clk or posedge reset) if(reset)
22.[單選題]組合邏輯電路通常由（ B ）組合而成
A.記憶元件
B.門電路
C.計數器
D.以上都對
23.[單選題]以下哪個不是Verilog的keyword？（C）
A.input
B.assign
C.write
D.module
24.[單選題]APR最終輸出什么數據給Foundary？A
A.GDS
B.DEF
C.Verilog
D.SPEF
解析：APR （自動布局布線，也就是從 floorplan →布局→布線）。
物理版圖以 GDSII 的文件格式交給晶圓廠（Foundary）。
25.[單選題]假設在CRC校驗中使用的生成多項式是G(X)＝X^3＋X＋1，4位的原始報文為1010，求編碼后的報文（A）
A.1010 011
B.1010 000
C.1011 011
D.1011 000
解：
（1）將生成多項式G(X)=X^3+X+1轉換成對應的二進制除數1011。
（2）此題生成多項式有4位（R+1）(注意：4位的生成多項式計算所得的校驗碼為3位，R為校驗碼位數)，要把原始報文C(X)左移3（R）位變成1010 000
（3）用生成多項式對應的二進制數對左移3位后的原始報文進行模2除（高位對齊），相當於按位異或 得到的余位011，所以最終編碼為：1010 011
26.[單選題]AXI4不包括下面哪個接口信號 （C）
A.AWID
B.ARID
C.WID
D.RID
二、多選題（共15題，共48分）
1.[多選題]下面哪些是AHB的特性 ABCD
A.split transaction
B.burst transfer
C.non-tristate implementation
D.out-of-order data transmission
解析：非三態的實現方式；支持突發傳輸；支持分段傳輸；支持多個主控制器；
2.[多選題]請選出以下能實現burst傳輸的片內總線（BD）
A.APB
B.AHB
C.SPI
D.AXI
3.[多選題]以下同步邏輯電路和異步邏輯電路描述正確的是（BD）
A 同步邏輯電路是時鍾之間沒有固定的因果關系，異步邏輯電路是各時鍾之間有固定的因果關系
B 同步邏輯是由時序電路（寄存器和各種觸發器）和組合邏輯電路構成的電路，其所有
的操作都是在嚴格的時鍾控制下完成的。
C 異步邏輯電路不同時鍾域之間不需要進行時鍾同步
D 異步邏輯可能存在多個時鍾信號，或者不存在時鍾信號，電路中一個邏輯的變化就會
引起整個電路邏輯的變化。
4.[多選題]請找出以下總線中的串行總線（BCD）
A.AXI
B.SDIO
C.UART
D.IIC
5.[多選題]超大規模集成電路設計中，為了高速設計，采取以下哪些措施（AB）
A.流水線設計
B.並行化設計
C.資源共享
D.串行化設計
6.[多選題]Verilog與其他編程語言有哪幾種接口機制？（AB）
A.PLI
B.DPI
C.NPI
7.[多選題]UPF描述了以下哪些信息（ACD）
A.power distribution architecture
B.power data
C.power strategy
D.usage of special cell
8.[多選題]芯片設計關注的PPA具體指哪幾個方面？（ABD）
A.Performance
B.POWER
C.Architecture
D.Area
9.[多選題]下列哪些方式可以減少亞穩態問題的影響（BCD）
A.提升系統時鍾頻率
B.用反應更快的FF
C.架構上增加data toggle rate
D.改善時鍾質量
10.[多選題]低功耗電路實現的方法有（AC）
A.降低工作電壓
B.增加負載電容
C.降低電路面積
D.盡可能提高電路性能
11.[多選題]代碼覆蓋率主要包含（AB）
A.行覆蓋率
B.條件覆蓋率
C.toggle覆蓋率
D.功能覆蓋率
12.[多選題]下列關於Setup/Hold Time說法正確的是？（AD）
A.如果DFF的Hold時間不滿足，通常可以通過增加數據路徑延時來解決
B.如果DFF的Setup時間不滿足，通常可以通過增加數據路徑延時來解決
C.如果DFF的Hold時間不滿足，通常可以通過增加時鍾路徑延時來解決
D.如果DFF的Setup時間不滿足，通常可以通過增加時鍾路徑延時來解決
13.[多選題]在驗證中下列關於代碼覆蓋率描述錯誤的是（CD）
A.代碼覆蓋率包括語句覆蓋率
B.代碼覆蓋率包括條件覆蓋率
C.代碼覆蓋率包括功能覆蓋率
D.代碼覆蓋率達到100%說明所有Bug已消除
14.[多選題]EDA驗證中，下面哪種方式可以對時序進行檢查（BCD）
A.即時斷言
B.並發斷言
C.建立時間約束
D.保護時間約束
解析：時序檢查方式如下：
建立時間檢查：建立時間檢查會驗證觸發器時鍾和數據引腳之間的時序關系，從而滿足建立時間要求。
保持時間檢查：保持時間檢查可確保正在變化的觸發器輸出值不會傳遞到捕獲觸發器、並在捕獲觸發器有機會捕獲其原始值之前重寫（overwrite）其輸出。
多周期路徑：在某些情況下，兩個觸發器之間的數據路徑可能需要一個以上的時鍾周期才能傳播通過邏輯。在這種情況下，這條組合邏輯路徑會被定義為多周期路徑（multicycle path）。
偽路徑檢查：當設計的功能運行時，某些時序路徑可能不真實（或不可能）存在。在執行STA時可以將這些路徑設置為偽路徑（false path），這樣就可以關閉這些路徑。
半周期路徑：如果設計中同時具有負邊沿觸發的觸發器（有效時鍾沿為下降沿）和正邊沿觸發的觸發器（有效時鍾沿為上升沿），則設計中可能存在半周期路徑（half-cycle path）。
撤銷時間檢查（removal timing check）可確保在有效時鍾沿與釋放異步控制信號之間有足夠的時間。
恢復時間檢查（recovery timing check）可確保異步信號變為無效狀態的時刻與下一個有效時鍾沿之間的時間間隔大於一個最小值。
跨時鍾域檢查；多時鍾檢查。
斷言的作用：易於調試，提供功能覆蓋和模擬速度更快，確保驗證完整性。
並發斷言：基於時鍾的，調度區間按assertion的調度區間，可以在過程塊(always initial),模塊(module),接口(interface),程序(program)中定義。
即時斷言：基於事件的，本質不是時序關系，會立刻求值。進行檢查。
15.[多選題]以下哪些是power special cell （ BCD ）？
A.buffer
B.level shifter
C.power switch
D.isolation
解析：在低功耗多電壓技術包括MSV, DVFS, AVFS和電源門控Power Gating技術中，為了正確的實現多電壓或者某個電壓域關斷，需要特殊的單元，主要包括：
1. Isolation cells
2. Level shifter cells
3. Power switch cells
4. Always-on cells
5. Retention cells
6. Standard cells with PG (power and ground) pins
7. Memories and other IP with PG pins
16.[多選題]關於時序邏輯電路Pipeline設計說法正確是（ ACD ）？
A.Pipeline可以提高吞吐率
B.Pipeline可以降低單個任務的latency
C.Pipeline可以提高時鍾頻率
D.Pipeline需要對流水線進行切割，設計時要對流水線進行均衡，以保證時序的接近
參考資料：數字IC打工人