原文:FPGA/IC筆試——商湯科技

如果線網類型變量說明后未賦值,起缺省值是 z 電子系統設計優化,主要考慮提高資源利用率減少功耗 即面積優化 以及提高運行速度 即速度優化 ,下列方法 A 不屬於面積優化。 A 流水線設計 B 資源共享 C 邏輯優化 D 串行化 reg : mema : 正確的賦值是 A A mema d B mema : d C mema d D 都正確 某設計中使用了DDR ,數據位寬 bit,FPGA工程中 ...

2021-04-28 09:48 0 384 推薦指數:

查看詳情

FPGA/IC筆試——匯頂科技

1.下面關於PLL電路表述正確的是: A. PLL屬於模擬電路,無法用全數字電路實現 B. PLL相對於參考時鍾,可以輸出分頻、倍頻、分數頻的時鍾 C. PLL輸入的參考時鍾jitter,在P ...

Thu Apr 29 06:22:00 CST 2021 0 939
FPGA/IC筆試——聯芸科技

3.1 請解釋D觸發器和Latch的區別,解釋同步復位和異步復位的區別及優缺點。    一、D觸發器和Latch的區別 Latch有電平觸發,非同步控制。在使能信號有效時La ...

Thu Apr 29 04:40:00 CST 2021 0 616
FPGA/IC筆試——大疆

1.對於同步fifo,每100個cycle可以寫入80個數據,每10個cycle可以讀出8個數據,fifo的深度至少為? 寫時鍾頻率 w_clk,讀時鍾頻率 r_clk,寫 ...

Wed Apr 28 23:21:00 CST 2021 0 932
FPGA/IC筆試——華為(2)

涉及數字IC功耗、驗證、測試、時序、數電相關問題。 一、單選題 1.下列功耗措施哪個可以降低峰值功耗(B) A. Power Gating B. 大幅度提高HVT比例 C. 靜態模塊級Clock Gating D. Memory Shut Down 解析 ...

Wed Aug 25 00:14:00 CST 2021 0 992
FPGA/IC筆試——華為

1. 在Verlog HDL中對於initial語句,說法錯誤的是() A. 在仿真過程中只執行一次 B. 可用於給實際電路賦初值 C. 在模擬的0 時刻開始執行 D. 多個 initial ...

Thu Jul 29 05:08:00 CST 2021 0 613
FPGA/IC筆試——雜七雜八

1:什么是同步邏輯和異步邏輯?(漢王) 同步邏輯是時鍾之間有固定的因果關系。異步邏輯是各時鍾之間沒有固定的因果關系。 同步時序邏輯電路的特點:各觸發器的時鍾端全部連接在一起, 並接在系統時 ...

Fri May 21 03:21:00 CST 2021 0 1236
FPGA/IC筆試——紫光展銳

一、單選題(共26題,每題2分,共52分) 1.[單選題]Verilog語言與C語言的區別,不正確的描述是( C ) A.Verilog語言可實現並行計算,C語言只是串行計算; B.Verilo ...

Tue Aug 31 06:34:00 CST 2021 0 1465
FPGA/IC筆試——聯發科

4.1 ASIC流程,說出5個以上環節;Verilog說出5個以上keyword。 4.2 用一個mux和一個反相器實現xor,畫電路或Verilog代碼實現。 4.3 ...

Thu Apr 29 05:44:00 CST 2021 0 239
 
粵ICP備18138465號   © 2018-2025 CODEPRJ.COM