校招Verilog——同步FIFO和異步FIFO
一、同步FIFO 1、代碼 2、仿真 二、異步FIFO 1、分析 （1）格雷碼 比較空滿時，需要讀寫地址進行判斷，二者屬於跨時鍾域，需要進行打拍的同步處理，未避免亞穩態，采用格雷碼，因為格雷碼相鄰只有一位變化，這樣同步多位時更不容易產生問題 ...
原文：校招基礎——FIFO深度
讀寫沒有空閑周期。 fA gt fB fA MHz fB MHz Burst Length 讀寫之間沒有空閑周期，是連續讀寫一個突發長度。 解法： 寫一個數據需要的時間 MHz . ns 寫一個突發需要的時間 . ns ns 讀一個數據需要的時間 MHz ns 每 ns， 個數據被寫入FIFO，但讀一個數據需要 ns的時間 則 ns內讀出多少個數據， 剩下的沒有讀出，就存在FIFO中，則需要 快 ...
2020-09-10 10:33 0 1387 推薦指數：
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