1、什么是時鍾抖動（jitter）
芯片的某一個給定點上時鍾周期發生暫時性變化，即達到電路某一點的連續時鍾邊沿之間間隔的變化稱為時鍾抖動。
2、什么是時鍾偏移（skew）
時鍾信號到達數字電路各個部分所用時間的差異。由於時鍾源到達不同寄存器所經歷路徑的驅動和負載的不同，時鍾邊沿的位置有所差異，因此就帶來了 skew。
二者區別：Jitter是在時鍾發生器內部產生的，和晶振或者PLL內部電路有關，布線對其沒有影響。Skew是由不同布線長度導致的不同路徑的時鍾上升沿到來的延時不同。
3、FPGA中采用全局時鍾網絡的好處優點
（1）負載能力強，任何一個全局時鍾線都可以驅動芯片內部的觸發器。
（2）時延差特別小。
（3）時鍾信號波形畸變小，工作可靠性好。
（4）對於一個設計項目來說，全局時鍾是最簡單和最可預測的時鍾。
最好的時鍾方案是：由專用的全局時鍾輸入引腳驅動單個主時鍾去控制設計項目中的每一個觸發器。只要可能就盡量在設計項目中采用全局時鍾。CPLD/FPGA都具有專門的全局時鍾引腳。它直接連到器件中的每一個寄存器。這種全局時鍾提供器件中最短的時鍾到輸出的延時。
同步設計時：全局時鍾輸入一般都接在器件的時鍾端，否則會使其性能受到影響，對於需要多時鍾的時序電路，最好選用一個頻率是他們的時鍾頻率公倍數的高頻主時鍾。
4、FPGA對時鍾的使用？
FPGA有固定的時鍾路由，這些路由能有效減少時鍾抖動和偏差。需要對時鍾進行相位移動或變頻的時候，一般不允許對時鍾進行邏輯操作，這樣不僅會增加時鍾的偏差和抖動，還會使時鍾帶上毛刺。一般的處理方法是采用FPGA芯片自帶的時鍾管理器如PLL，DLL或DCM，或者把邏輯轉換成觸發器的D輸入。
5、門控時鍾由哪些作用？
（1）降低功耗；（2）節省面積；
6、門控時鍾導致電路測試覆蓋率降低，如何解決？
7、以下哪個電路會產生無毛刺的門控時鍾？（a）
分析：ab選項的時序如下所示：c選項和b一樣，d選項起不到門控的作用，因此選a。
8、以下哪個不屬於PLL的組成部分（A）
A、Divid
B、voltage controlled
C、Phase detector
D、Loop Filter
解析：鎖相環是由另外部分組成的
9、Xilinx的FPGA中，下列哪種片上資源可以實現時鍾的分頻和倍頻（B）
A、BUFIO
B、MMCM
C、ODDR
D、BUFG
解析：三部分MMCM，DMM，PLL。
10、下面關於PLL電路表述正確的是：（BC）
A．PLL屬於模擬電路，無法用全數字電路實現
B．PLL相對於參考時鍾，可以輸出分頻、倍頻、分數頻的時鍾
C．PLL輸入的參考時鍾jitter值，在PLL輸出時會變大，也可能變小
D．PLL的jitter值等於同步數字電路中clock uncertainty的設定值
解析：A，PLL可以用數字電路實現；D，clock uncertainty包括jitter+skew
11、某移位寄存器的時鍾脈沖頻率是100KHZ，欲將存放在該寄存器中的數左移8位，完成該操作需要（C）時間。
A、80ms B、12.5ms C、80usD、10us
12、綜合中的clock uncertainty以下哪些內容？（ABC）
A、PLL jitter
B、CTS后的clock skew
C、綜合時加的margin
D、clock network latency
13、輸入時鍾頻率 250Mhz，輸入數據率8Gbps，輸出的時鍾頻率 200Mhz，輸出數據率為5Gbps，單位時間內輸入數據總量為4Gb，在保證數據不丟失的前提下，最少需要多大的緩沖空間，並給出分析步驟。
單位時間內輸入數據總量為4Gb，輸入數據率為8Gbps，所用時間為0.5s，則輸出數據總量為0.5*5=2.5Gb，緩沖空間=4Gb-2.5Gb=1.5Gb。
14、驗證一個模塊時，發現simulation hang住了，波形中clk不往前走了，最有可能是什么原因引起的?（D）
A、DUT復位
B、Testbench復位
C、時鍾復位
D、進入了死循環