在項目后仿的過程中，由於后端提供的網表並非完整的網表，而是分模塊提供的獨立網表。所以后仿是在仿真環境中既有rtl代碼，又有網表。這種情況下rtl 模塊與網表模塊之間的接口存在信號的hold time無法滿足的情況。所以需要將rtl給到網表的輸入信號做一個delay再輸入到網表中。在這 ...

VCS仿真生成vpd文件(verilog) 一、環境與文件 Linux平台 csh環境 VCS 64bit 代碼文件請參考《一個簡單的Verilog計數器模型》 二、開始仿真 ...

VCS仿真生成fsdb文件(Verilog) 一、環境 Linux 平台 csh環境 VCS 64bit Verdi3 二、開始仿真 1、 聯合仿真環境配置 a.在testbench中加入如下語句： b.注意verdi接口庫的路徑 ...

1 什么是后仿真？ 后仿真也成為時序仿真，門級仿真，在芯片布局布線后將時序文件SDF反標到網標文件上，針對帶有時序信息的網標仿真稱為后仿真。 2 后仿真是用來干嘛的？ 檢查電路中的timing violation和 test fail，一般都是已知的問題。一般后仿真花銷2周左右的時間 ...

今天本來是想簡單的介紹一下dSPACE的Automotive simulation models（簡稱ASM），但是想想還是把dSPACE這個公司的整個開發流程寫一下。這樣也可以了解一下汽車的整個軟件 ...

大型SoC的設計：大部分時間在做優化，設計，寫代碼是其次。更多的是Debug 衡量仿真的效率：仿真速度快，CPU資源少，內存少 這節課並不是最重要的，但是涉及仿真的高效性和思想 課程目標 好的編碼風格 利用VCS提供的開關選項， +rad開關 工具其實有限的，最重 ...

VCS仿真 Dump Memory 兩種方法 vcs聯合verdi生成fsdb文件 vcs生成vpd文件 VCS聯合verdi生成fsdb文件 1.testbench中加入如下語句： 2.注意調用 vcs -debug_pp 開始仿真 3.測試使用 ...

去中興面試的時候被問到vcs 的使用方式，現在整理一下。 1. three-step flow 第一步：analysis——vlogan、vhdlan 　　在analysis　phase中VCS會檢查文件的語法錯誤，並將文件生成elaboration phase需要的中間文件，將這些中間 ...