Verilog中reg和wire的區別
wire表示直通，即輸入有變化，輸出馬上無條件地反映（如與、非門的簡單連接）。 reg表示一定要有觸發，輸出才會反映輸入的狀態。 reg相當於存儲單元，wire相當於物理連線。reg表示一定要有觸發，沒有輸入的時候可以保持原來的值，但不直接實際的硬件電路對應 ...
原文：verilog之wire和reg
verilog之wire和reg 區別 wire為線，reg為寄存器。至少初期這兩個名詞的意思是這樣的。wire在電路設計中指代的就是某個點的邏輯值，而reg則指代某個寄存器輸出的邏輯值。這個理解可以覆蓋大部分的使用。而不在這一范圍內的就是使用always寫組合邏輯。這時的reg具備的只有語法意義，而沒有電路意義。always塊內要求使用reg類型，拓展了always的用法，但是降低了verilo ...
2020-05-19 17:20 0 1583 推薦指數：
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