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最近在學Verilog HDL語言，覺得learn in doing是比較好的學習方式，所以我們來直接分析分析代碼好了。 先來一波代碼： 代碼分析如下： 知識 ...

　　最近在看cordic算法，由於還不會使用matlab，真是痛苦，一系列的筆算才大概明白了這個算法是怎么回事。於是嘗試用verilog來實現。用verilog實現之前先參考軟件的程序，於是先看了此博 ...

　　在上一篇博文中 verilog中連續性賦值中的延時中對assign的延時做了討論，現在對always塊中的延時做一個討論。 觀測下面的程序，@0時刻，輸入的數據分別是0x13，0x14 。 　 ...

　　本文內容摘自《advanced FPGA design》對應中文版是 《高級FPGA設計，結構，實現，和優化》第一章中的內容 　　FPGA中改善時序，我相信也是大家最關心的話題之一，在這本書中列 ...

上次遇到一個問題。寫一個testbench需要移動兩個時鍾之間的相位。后來一想，貌似我們都是這么寫clock的 always #（`P/2） clk = ~clk 我的兩個時鍾都是這么寫 ...

　　最近要用上一個key消抖的功能。於是找到了之前寫的並放入博客的程序，發現居然全部有問題。http://www.cnblogs.com/sepeng/p/3477215.html —— 有問題，包 ...

方法一：　　 在學習IIC的時候我們知道這么設計inout 　　inout scl ； 　　reg scl_reg , scl_en ; 　　scl = s ...

　　今天給個程序大家玩玩。因為今天遇到一個問題，就是要向UART發送指令，指令非常多，都是字符串。一直copy 函數 UART ("COMM_1"); UART ("COMM_2");....... ...