SystemVerilog MCDF驗證結構


MCDF的設計和驗證花費的時間:(工作中假設的時間)

 

 

 

design  cycle time  ==10days

how about 驗證?verify?

 

 模塊越往上(大’)驗證花費的時間越來越大,但是design是相反的。

 


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