VCS課時3：使用DVE進行Debug

1. 使用DVE進行Debug

PPT1 課程目標

Unit Objectives

1. Learn to use basic features for debugging RTL

2. An introduction to the basic features

   'Waveform debugging 、

   Source code debugging

   Listing features

   Assertions

   ''C/C+ + " debugger

3. Analyzing design components

   'Memories, busses, gates

仿真的log文件和波形結合效率比較高

PPT2 DVE提供的文檔

問題搞不定的時候，google

2. DVE介紹

PPT1 DVE的特性

DVE (Discovery Visual Environment)
■ An intuitive and easy to use GUI
■ Quickly Find Bugs

• RTL or Gates
• Assertions
• Testbench

■ Supports

• Interactive（設計驗證初期，互動的模式，驗證收斂的時候）
• Post-simulation analysis（隨機測試，腳本調用命令）

■ Multiple Languages

• Verilog
• VHDL
• SystemVerilog
• SystemC
• C/C++

PPT2 DVE的界面

PPT3 交互式和后仿真

Annotated標注

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上下文相關菜單

3. DVE的啟動

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老的波形文件存儲為vcd格式，占用空間比較大，后面改進為vpd占用空間比較小，加載的內存也小

verdi用的是fsdb，主流的是vcd和vpd

&后台執行的方式

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和windows下面的選項

4. 交互式仿真

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單步調試設置斷點

5. 文件的查找

6. 波形的窗口

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可以對仿真的步長設置，查找時鍾邊緣，查找變量

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對信號分組

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對信號的比較

7. 建立BUS

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8. List Windows&Other

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最后把Memory的波形也dump

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源代碼中插入斷點

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驗證過程用到C語言的模型

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9.電路原理圖

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10 實驗部分

執行后run一下

啟動對應的進程號

點一個module顯示所有的端口，task是沒有信號的，funtion他們是動態的，所以task function需要monitor

add to wave form

1. 拖動信號
2. 按照鼠標中鍵，新增加標軸
3. 波形放大縮小
4. 區域性放大
5. 設置信號的進制
6. 波形里面以狀態的形式（state name）

7. 信號的分組和命名

8. 查找7有沒有出現

   

   兩個信號的比較，產生了一個新的信號

   

   單步調試

   進入到task funtion

   

   構造一條BUS

   crtl+選擇信號，給總線命名

   

   verilog調用C語言寫的