clock gating and PLL

一個gating的clock是指：clock network除了包含inverter和buffer外，還有其他logic。

PrimeTime會自動的對gating input進行setup和hold violation的檢查，來防止clock不被interrupt和clipped

(在該情況下，combinational gates，一個signal是clock並且通過該gate進行propagation，另一個signal是不是clock)

 

命令set_clock_gating_check可以設置指定cell/pin的clock gating check

set_clock_gating_check -setup 0.2 -hold 0.4 [get-clocks CLK1]

 

setup check保證：control data signal在clock active之前進行enable。

hold check保證：control data signal保持stable直到clock inactive

 

check准則不變，在clock gating的cell不一致時，檢查的部分也會不一樣。

在AND邏輯下，保證clock的高電平完整

在OR-INV邏輯下，保證clock的低電平完整

 

PT中對於PLL的timing check

PLL通過調整feedback和reference clock的phase，來減小launch/capture clock的clock skew

PrimeTime通過在library中指定reference clock pin, output pin, feedback pin來進行PLL cell的analysis。

通過命令create_generated_clock來定義PLL-generated clock

分別用-pll_reference/-pll_output/-pll_feedback來指定三個pin

可以通過-pll_shift來調整early/late latency of the generated clock

PLL的SDC定義中，還必須進行CRPR的calculation