DSM小數分頻PLL(一)

DSM小數分頻PLL

為了實現鎖相環的小數分頻以及較優的噪聲性能，需要使用delta sigma modulation技術。
從網上搜了個verilog代碼，目前只看完累加器部分，代碼有問題，糾結了好幾天。最后自己改了一部分，並用excel列表驗證了一下結果。

Quartus仿真結果

 

EXCEL擬合

 

 

 

對比可以看出，累加器輸出的量化噪聲序列和進位序列是一致的。
下一步將看看三階級聯、seed選擇、階數系數的代碼。