一、Quartus II創建PLL
1.打開Quartus ii，點擊Tools---MegaWizard Plug-In Manager
2.彈出創建頁面，選擇Creat a new custom megafunction variation，點Next
3.選擇IP核，可以直接搜索pll，選擇ALTPLL，右上方選擇器件型號，語言選成Verilog，再填寫一下路徑名字，點Next，后面就是參數設置了。
4.設置輸入時鍾頻率，Next
5.復位信號和鎖定信號，鎖定信號是指為1時，時鍾就是穩定輸出的狀態，一般使用不勾選也行。Next
6.默認，Next
7.增加輸入時鍾，一般只有一個輸入時鍾，只用inclk0即可，因此無需增加，Next
8.默認，Next
9.設置輸出時鍾，Next
10.后面是c1，c2，c3，c4，說明總的支持5個輸出時鍾，我們需要幾個填幾個就行，Next
11.告訴你此IP核的編譯庫是什么，Next
12.輸出的文件列表，除了正常IP核，還可以選擇例化文件，注意bb.v文件用不到，一般是不勾選的。之后點finish就生成IP核了。
ps
1.Modelsim聯合仿真ip核：quartus正常調用Modelsim就行
2.Modelsim獨立仿真ip核：上面提示了仿真庫名稱，該仿真庫可以在你的quartus安裝目錄下搜索到，把它復制出來，和其他文件一起添加到Modelsim中即可。
二、ISE
1.創建
1.創建ISE工程，IP核需要在ISE工程里面進行調用。點擊Tools---Core Generator...
2.在新彈出來的界面中創建一個屬於IP核的工程：file---new project，並填寫文件存儲位置和文件名稱，一般為ipcore_dir文件夾，點擊保存
3.彈出的Part處填寫器件的系列、型號、封裝以及速度等級，Generation處設置語言為Verilog，點擊OK
4.點擊文件夾，找到FPGA Features and Design---Clocking---Clocking Wizard，（也可以直接搜索）雙擊打開，進行參數設置
5.設置模塊名和輸入的時鍾頻率，Next
6.設置輸出的時鍾頻率，還可以進行相位偏移度數和占空比，Next
7.設置控制信號，一般的設計不勾選就行，Next
8.預覽頁面，Next
10.設置輸入時鍾和輸出時鍾的信號名稱，Next
11.預覽頁面，點擊Generate，靜靜等待IP核生成，生成后關閉彈出的readme.pll頁面，關閉Core Generator頁面。
2.使用
1.需要把創建好的IP核添加到工程中，創建IP核會生成一些文件，主要看以下三種文件：
①pll.v：IP核模塊，看看里面的接口就行，不需要關注具體的代碼含義
②pll.xco：進行內部優化后的IP核模塊，我們把這個添加到工程中
③pll.veo：此IP核的例化模板文件
2.選中工程，添加pll.xco
3.選中工程，右鍵New Source，選中Verilog Test Fixture，填寫名稱和保存路徑，一路Next。
4.主頁面切換至Simulation，可以看到生成了testbench文件，但是沒有時鍾驅動，我們設計一下。
5.點擊一下tb文件，下面進程欄中就出現了仿真工具，我們點擊Simulate Behavioral Model，即可打開Isim，自動出波形。
PS：ISE也可以直接關聯Modelsim，但有ip核的話還需要一個編譯庫的漫長過程，詳細情況可自行百度。