隨着數字存儲設備數據傳輸速率越來越快，拓撲結構對於信號質量的影響越來越大，對於DDR3數據傳輸速率已經達到1600Mbps以上，設計采用fly-by拓撲結構，但是在使用的過程中我們需要注意一些問題，否則會帶來嚴重的信號完整性和時序問題，導致設計跑不到想要的高速率。
Fly-by拓撲要求stub走線很短，當stub走線相對於信號邊沿變化率很短時，stub支線和負載就可以看作電容，該電容的大小為stub電容和硅片I/O電容的總和。當存儲顆粒沿分支均勻分布，且各存儲顆粒之間的電氣時延相比於信號上升/下降時間較小時，stub和硅片引入的電容會顯示出分布式效應，從而改變分支走線處的傳輸線特征阻抗和傳播速度。下圖描繪了傳輸線上若干抽頭對應的分布式容性負載。對於容性負載均勻的總線，其等效阻抗由下面的公式計算
分布式容性負載的影響
其中，L和C是分布式傳輸線的寄生效應，CL是負載的總電容，N是負載的數量，X是分布式負載對應的傳輸線長度，即分支長度。
從上面公式可以看出，負載引入的電容，實際被分攤到了走線上，所以造成走線的單位電容增加，從而降低了走線的有效阻抗。所以在設計中，我們應該將負載部分的走線設計為較高的阻抗，經過負載電容的平均后，負載部分的走線才會和主線段阻抗保持一致，從而達到阻抗連續，降低反射的效果。
下面用Hampoo在實際中的一個DDR3設計案例，來分析對比采用高阻抗負載走線和采用主線和負載走線同阻抗兩種情況的差異。
如上圖，Case1采用的是從內層控制器到各個SDRAM均為50ohm的阻抗設計。Case2則采用了主線40ohm,負載線60ohm的設計。對此通過仿真工具進行對比分析。
從以上仿真波形可以看出，使用較高阻抗負載走線的Case2在信號質量上明顯優於分支主線都采用同一種阻抗的Case1設計。而且對靠近驅動端的負載影響最大，遠離驅動端的最末端的負載影響較小。這個正是前面所分析到的，負載的分布電容導致了負載線部分的阻抗降低，如果采用主線和負載線同阻抗設計，反而導致了阻抗不連續的發生。把負載走線設計為較高的阻抗，用於平衡負載引入的分布電容，從而可以達到整條走線阻抗平衡的目的。
通過提高負載走線阻抗來平衡負載電容的做法，其實在以往的菊花鏈設計中是經常用到的方法。DDR3稱這種拓撲為fly-by，其實是有一定的含義的，意在強調負載stub走線足夠的短。
負載的stub分支長度也會對走線造成很大的影響，如果分支太長，負載電容會表現出嚴重的反射效應，和輸入信號疊加，導致情況變得復雜。此時已經不能簡單的使用將負載電容平均到走線上的方式對電路作出分析了，這時需要借助仿真軟件來評估這種長分支對信號的影響。以下為仿真結果對比。
從仿真結果可以看出，長負載分支的眼高、眼寬小於短負載分支的眼高、眼寬，主要就是由上面提到的負載電容反射造成。
針對DDR3 fly-by的設計，依據Hampoo在高速PCB領域的設計經驗，我們給出以下設計參考：
1. 負載走線阻抗要比主線阻抗高。建議主線阻抗控制到40-45ohm，負載走線阻抗控制到55-60ohm。
2. 負載stub盡可能短。建議clock走線 stub<150mils，CTRL 走線stub<200mils，ADD/CMD走線 stub<260mils。