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對於DDR3的布線我們應該注意那些問題呢？
下面我們以64位DDR3為例 ：（注意：設計要求會因為芯片公司而有差異，具體以芯片手冊要求的為准。）
首先是數據線，數據線分組如下：
GROUP0：
DQ0-DQ7,DQM0,DQS0P/DQS0N；
GROUP1：
DQ8-DQ15,DQM1,DQS1P/DQS1N；
GROUP2：
DQ16-DQ23,DQM2,DQS2P/DQS2N；
GROUP3：
DQ24-DQ31,DQM3,DQS3P/DQS3N；
GROUP4：
DQ32-DQ39,DQM4,DQS4P/DQS4N；
GROUP5：
DQ40-DQ47,DQM5,DQS5P/DQS5N；
GROUP6：
DQ48-DQ55,DQM6,DQS6P/DQS6N；
GROUP7：
DQ46-DQ63,DQM7,DQS7P/DQS7N；
數據線其拓撲是點對點的形式，拓撲如下所示：
圖1：DQ拓撲 DQS拓撲如下：
圖2：DQS拓撲
數據線布線注意事項：
1.同組同層，如：GROUP1,同一組數據線要走在一起，並要走在相同層面； 所有的數據線優先考慮以GND平面為參考平面；
2.走線間距：組內按3H（說明：H指的是到主參考平面的高度，本文中所使用的間距為中心間距）原則；組間間距要5H以上；DQS和DQ的間距按5H設計；
3.DQS等長：對於DQS差分線的線間距要小於2倍的線寬（緊耦合設計）；差分對內長度誤差控制在5mil以內； 組內等長以DQS為基准，等長控制在20mil以內且盡可能的即時等長；
4.數據線在滿足和時鍾的時序關系外，還需注意最長的長度要求（例如Intel Romley要求不超過6500mil），具體的以芯片手冊要求的為准；
而對於控制線、地址線、時鍾線 分組如下：
GROUP8：Address ADDR0-ADDR14 共15根地址線；
GROUP9：Clock CLK、CLKN差分對；
GROUP10：Control 包括WE、CAS、RAS、CS0、CS1、ODT0、ODT1、BA0、BA1、BA2等；
圖3：時鍾地址、控制線拓撲參考圖
圖4：地址、控制線
對於拓撲結構一定要看芯片是否支持讀寫平衡（Read and Write Leveling）。
如果不支持和DDR2一樣按T拓撲處理。（保證CPU到DDR各支點等長，注意終端電阻要接到最大的T點上）
支持讀寫平衡情況下：
2-4片顆粒：走T點或是Fly-by都可以；
4片及以上顆粒：建議走Fly-by。
下面是4顆粒DDR3按T和FLY-BY 拓撲結構的實例：
圖5：4顆粒T型拓撲處理方式
圖6：4顆粒FLY-BY拓撲處理方式
而對於FLY-BY的拓撲結構 ,要注意以下幾點：
1. 間距 組內按3H（說明：H指的是到主參考平面的高度，中心間距3H，）原則；組間間距要5H以上；CLK和ADD/CMD等的間距按5H設計；
2.盡量同組同層完成走線且有完整參考平面（GND/power）； 3.各個DDR顆粒間的走線，盡量用COPY，長度誤差在20mil以內（推薦5mil）；若因結構限制，最大不能超過100mil；
4. 時鍾線推薦帶狀線布線以（GND/POWER為參考平面）； 時鍾要緊耦合設計，對內等長控制在5MIL以內；源端和終端匹配的走線，長度不要太長（推薦300 mil以內）
5.終端（上拉）電阻要放在最后一個DDR顆粒（末端），且走線長度小於500mil；
6.在有多個負載時，為了減少串擾和加大負載容性補償，到第一個顆粒（主干道）的走線阻抗可以比到后面的走線阻抗偏小點，5-8歐姆左右。 7.Add/Com/Ctrl/Clk網絡從控制器到第一個DDR顆粒的走線長度不要超過6000mil，到最后一個DDR顆粒不要超過12000mil。
8.在多個考慮表底貼時分支的節點走線長度小於200mil且盡量等長.
圖7：表底貼T型拓撲處理方式
本期對於DDR3的布線要求先說到這里，對於設計中還有那些重點需要關注和設計的我們將在下期繼續講解。