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| 關於DDR3布線的一些規范(個人總結) 本規范為個人總結，介紹得比較簡單。當然，具體規范不止這么點。寫得不好的地方還請見諒。 1. 一、阻抗方面 DDR3要嚴格控制阻抗，單線50ohm，差分100ohm，差分一般為時鍾、DQS。以下為一個6層板阻抗層疊，具體信息可參考附件阻抗表文件。  在走線過程中，盡量減小阻抗跳變的因素，比如：換層（無法避免）、保證參考平面完整不跨分割、線寬變化、避免stub線等。 2. 二、 時序要求 為滿足DDR3時序，需要將DDR3信號分組走線。數據線每八根一組，外加相應的DQS和DQM(如：DQ0-DQ7，DQS0，DQS0#，DQM0分為一組，依次類推)，走線必須同組，一組線之間不能有其他信號線，且保證同層，換層次數一致，長度誤差控制在±10mil內；地址線、控制線、時鍾線分為一組，長度誤差控制在±25mil內，如果速率很高的話，等長規則可以控嚴格點。  3. 三、 布局 布局整齊，根據走線調整DDR位置。如果走菊花鏈，兩片DDR3距離可適當拉近，以節約空間。如果走T型，多片DDR3中間需要打孔，可適當拉開距離。DDR3與CPU之間在滿足工藝要求的條件下，盡可能放近點，以免走線過長。所有DDR3濾波電容緊挨電源管腳放置，以免影響濾波效果。最好每個電源管腳對應一個濾波電容。 DDR3電源模塊要盡量靠近CPU及DDR3。減小電源路徑上的一些干擾。 4. 四、 布線 布線要求同組同層，最好都參考地平面。時鍾對內等長要小，兩根線誤差小於5mil。時鍾與其他信號線之間距離最好大於15mil，當然，距離越大越好。其它信號線之間在有空間的情況下保證線間距3W，局部區域可適當減小距離。以減小信號之間的串擾。 DDR3地址線、控制線、命令線FLY-BY的走線方式，以提高信號質量。采用FLY-BY設計，可降低同時開關噪聲(SSN) 假如DDR參考電源平面，一定要保證電源平面的完整性，所有信號線都有完整的參考平面，以免由於跨分割帶來的阻抗跳變。 5. 五、其他 DDR信號線應遠離其他信號。 |