DDR3中的狀態機Diagram，詳見相冊。
ACT：Activate，表示輸出行地址，和是否自動precharge控制位。
PRE：Precharge，在讀寫后，可以根據A10來判斷是否自己進行precharge。
PREA：Precharge all，一般在初始化階段，來進行all bank的precharge。
MRS：Mode Register Set，控制寄存器的設置，DDR3中共有四個，MR0,MR1,MR2,MR3。
REF：Refresh，64ms內必須對所有的row進行自刷新。
Read：RD，RDS4，RDS8， 讀操作，包括burst=4、burst=8的操作，burst=4時，通過讀后寫，組成burst=8的操作，依次來兼容DDR2。
Read A：RDA，RDAS4，RDAS8，讀操作過程中的地址輸出階段。
相似的還有Write，Write A。
RESET：開始reset處理。
ZQCL：ZQ Calibration Long，ZQCS：ZQ Calibration Short。均表示Calibration操作。
PDE：Enter Power-down， PDX：Exit Power-down。
SRE：Self-Refresh entry，SRX：Self-Refresh exit。
Power-up Initialization Sequence：
1)上電后，reset保持至少200us的low。
2)reset變為high之后，等待至少500us，CKE變為active。
3)在CKE變為active之前的至少5個tck，CK,CK#必須變為stabilized。
4)等待至少tXPR，Reset Exit time之后，可以發出第一個MRS command.
5)等待4個MRS都設置好之后，開始tDLLK和tZQ Calibration，完成后，DDR3可以讀寫。
在Stable Power中Reset：
1)reset保持至少100ns的low。剩下流程與Power-up類似。
其中，在MRS階段，兩個MRS command之間，間隔大於tMRD。在MRS和另一命令之間，間隔大於tMOD。
MR0可以設置CAS Latency：表示內部read命令到確認有數據輸出的事件差。在DDR3中完整的Read latency是AL+CL。
Test Mode：由DRAM Manufacturer使用的功能，一般不設置。
DLL Reset：一種self-clearing，必須等待tDLLK時間后，才能發出使用這個功能的命令。
Write Recovery：表示真正數據寫入DDR的電容中的時間，之后才可以precharge。
Burst length,mode：DDR3均支持read interleave，來進行不同bank之間的共同訪問。burst長度分為Fixed 8/Fixed 4/Chop 8
MR1可以設置DLL enable/diaable，在normal操作中，DLL必須enable。
Output driver strength, Rtt_Nom，電阻值。
Additive latency：AL的值，表示從CAS命令發出到DDR執行的時間。
Writing leveling：enable/disable。由於DDR3的clock采用fly by topology，導致clock到每個DRAM的time不一樣，所以clock
和strobe之間的timing難以滿足tDQSS，tDSS，tDSH。通過writing leveling這種機制來調節strobe信號。
Output Disable/enable： 移出任何DRAM連接的load，可以用在測試中，如power的測試。
MR2可以設置Partial Array Self Refresh：某些部分的bank自刷新。
Auto Self-Refresh：根據溫度來進行自刷新的操作，避免溫度越高，自刷新間隔越短，又升高溫度的循環。
Dynamic ODT：DDR3新增加的特性，不需要設置MR2就可以改變，數據線上的SI。
MR3可以設置Multi-Purpose Register(MPR)：讀出predefined的地址上的一些Calibration bit。
ODT(On Die Termination)功能，可以對DQ，DQS，DM的終端電阻進行開關，改善SI。
DDR3新增了tVAC的約束，表示信號在VIH(ac)以上，VIL(ac)以下必須保持一定的時間，這個時間叫做tVAC。