DDR 布線規范
1、DDR3管腳定義 》CK/CK# 全局差分時鍾，所有控制和地址輸入信號在CK上升沿和CK#的下降沿交叉處被采樣，輸出數據選通（DQS、DQS#）參考與CK和CK#的交叉點。 》CKE為時鍾使能信號，使能（高）和禁止（低）內電路和DRAM上的時鍾。由DDR3 SDRAM配置和操作模式決定特定 ...
原文：關於DDR3布線規范和技巧
轉自於：http: blog.csdn.net qq article details 關於DDR 布線的一些規范 個人總結 本規范為個人總結，介紹得比較簡單。當然，具體規范不止這么點。寫得不好的地方還請見諒。 . 一 阻抗方面DDR 要嚴格控制阻抗，單線 ohm，差分 ohm，差分一般為時鍾 DQS。以下為一個 層板阻抗層疊，具體信息可參考附件阻抗表文件。在走線過程中，盡量減小阻抗跳變的因素，比 ...
2017-08-11 21:56 0 3503 推薦指數：
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