DDR3頻率自適應 FRC理解！
參考來源：http://www.cnblogs.com/TFH-FPGA/archive/2012/08/31/2665759.html
轉帖注意：
uniphy：IP核設置步驟：
Memory clock frequency：給DDR的時鍾頻率
1、對FPGA PHY設置
PLL reference clock frequency：FPGA時鍾引腳輸入的時鍾，供DDR的PLL使用時鍾頻率（關鍵設置）。工程用27MHZ
Full or half rate on Avalon-MM interface： FULL---verilog邏輯部分數據位寬X2，速度/2，，達到了降頻的目的（關鍵設置）。但工程用Half
Additional address/command clock phase：是否允許地址、控制信號有相位的移動（一般要設置，否則時鍾采樣有問題）。工程未選擇
PLL sharing mode：指是否與IP核外部的PLL共用，如果共用的話會有相應的引腳從IP核引出----一般選擇NO SHARE 不共用，使用單獨的
PLL sharing mode：同上
OCT sharing mode：同上
2、對DDR 設置
memory vendor：廠家。工程用Nanya
memory format：discrete 分立器件（設計為單片DDDR） DIMM 內存條（）
memory device speed grade ：DDR2:速度等級，根據DDR 手冊。工程用6。我怎么覺得是看工程選擇器件的速度等級，如ArriaV中我用的芯片速度等級是6
total interface with：數據位寬度（根據設計填寫）。工程用128。DDR3芯片中DQ引腳總數。
DQ/DQS groups：一般8
number of chip selects CS: 片選的個數 一般為1個
ROW address width：行地址個數 13 （根據DDR 手冊）
column address width：列地址個數（根據DDR 手冊）
bank-address width：bank個數（根據DDR 手冊）
ddr寄存器設置
mode register 0
burst length：突發長度
read bust type：突發類型--sequence順序的--interle斷續的（交錯的） 一般為sequence
CAS latency ：CAS延時參數設置。工程用7。
mode register 1
output drive strength ：輸出電流強度（對信號的阻抗匹配有幫助）
memory ODT:設置DDR2的片上電阻值
到此-----------------------------------------------------------------
自己定制的DDR2/DDR3控制器就完成了-----------可以進行編譯了-------------其中紅色為關鍵設置
注意：隨着IP核會產生很多tcl文件--------------必須運行引腳分配約束的TCL 否則無法編譯通過
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DIY：QuartusII
Abstract
在Arria V板子上學習DDR3 SDRAM Controller with UniPHY
Introduction
使用環境：Quartus II 12.0
開始慢慢熟悉DDR3。
參考emi_tut_qdr.pdf 中第6/70頁。其中，1Gb DDR3 SDRAM Component : MT41J64M16L-15E
本文采用的是DRAM NT5CB64M16DP-CF 1Gb BGA-96 南亞科技DDR3 SDRAM顆粒NT5CB64M16DP-CF即1Gb DDR3 SDRAM Component : NT5CB64M16DP-CF。此資料可以從英文版的google中快速下載到。
在av_51001.pdf（Arria V Device Overview）中第4/28頁
Figure 1 shows sample ordering code and lists the options available for Arria V GX devices.—Preliminary
ArriaV: 5AGXFB3H6F35C6ES，由上圖可知該芯片的Speed Grade是6。其中，開發板的輸入時鍾是27MHZ
av_52007_External Memory Interfaces in Arria V.pdf P24/28
Figure 7–17shows a simplified diagram of the Arria V hard memory controller with the multiport logic.
參考emi_tut_qdr.pdf 中第6/70頁。其中，1Gb DDR3 SDRAM Component : MT41J64M16L-15E
本文采用的是DRAM NT5CB64M16DP-CF 1Gb BGA-96 南亞科技DDR3 SDRAM顆粒NT5CB64M16DP-CF即1Gb DDR3 SDRAM Component : NT5CB64M16DP-CF
對下面每個參數的具體含義請查看《ext_mem_if_handbook.pdf》第309/764開始介紹。在第8章實現和實例化存儲器IP核。重點看Parameterizing Memory Controllers with UniPHY IP中DDR3 SDRAM的設計。
Table 1–2. Parameter Values for DDR3 SDRAM with UniPHY
| Parameter |
DDR3 SDRAM |
DDR3 SDRAM |
| Presets |
NT5CB64M16DP-CF |
MT41J64M16L-15E |
| PHY Settings |
||
| Speed Grade |
6(Arria V) 根據FPGA芯片 |
2(Stratix IV) |
| Memory clock frequency |
300 MHz 給DDR3的時鍾頻率 |
533 MHz |
| PLL reference clock frequency |
27 MHz FPGA時鍾引腳 |
50MHz |
| Full or half rate on Avalon-MM interface |
Half |
Half |
| Advanced clock phase control |
Turn off |
Turn on |
| Additional address and command clock phase |
-- |
0 |
| I/O standard |
-- |
-- |
| Supply Voltage |
1.5V DDR3 |
-- |
| PLL/DLL/OCT sharing mode |
No sharing |
--- |
| Memory Parameters |
||
| Memory vendor |
Nanya 根據DDR3廠家 |
Micron |
| Memory format |
Discrete Device 通用 |
Discrete Device |
| Memory device speed grade |
666.66 MHz |
666.66 MHz |
| Total interface width |
128 根據實際需要 |
64 |
| DQ/DQS group size |
8 通用 |
8 |
| Number of DQS groups |
-- |
1 |
| Number of chip selects |
1 通用 |
1 |
| Number of clocks per chip select |
2 CK, #CK差分對存在 |
1 |
| Row address width |
13 根據DDR3手冊 |
13 |
| Column address width |
10 根據DDR3手冊 |
10 |
| Bank address width |
3 根據DDR3手冊 |
3 |
| Memory Initialization Options (基本采用默認值，無需設置) |
||
| Read Burst Type |
Sequential 通用 |
未說 |
| DLL precharge power down |
DLL on 通用 |
未說 |
| Memory CAS latency setting |
7 |
8 |
| Output drive strength setting |
RZQ/6 |
RZQ/7 |
| ODT Rtt nominal value |
RZQ/4（三種都可以） |
RZQ/4 |
| Memory write CAS latency setting |
6 |
6 |
| Dynamic ODT (Rtt_WR) value |
Dynamic ODT off |
RZQ/4 |
| Memory Timing: NT5CB64M16DP-CF和MT41J64M16L-15E類似，因此我直接選擇MT41J64M16L-15E器件進行應用。一般要根據芯片手冊來設置。 |
||
| Board Settings:采用默認設置 |
||
| Controller Settings：（Avalon設置） |
||
| Maximum Avalon-MM burst length |
64 影響突發長度AVL_SIZE_WIDTH值 |
64 |
| Enable Avalon-MM byte-enable signal |
選擇 |
No select |
| Local-to-Memory Address Mapping |
CHIP-ROW-BANK-COL |
未說 |
| Command Queue Look-Ahead Depth |
8（范圍從1-16，折中選擇） |
未說 |
| Diagnostics:默認設置 |
||
Memory format : Unbuffered DIMM (無緩沖DIMM)，Discrete Device（分立器件）
DLL 的任務是根據外部時鍾動態修正內部時鍾的延遲來實現與外部時鍾的同步。DLL 功能在DDR SDRAM中可以被禁止，但僅限於除錯與評估操作，正常工作狀態是自動有效的。
選擇MICRON MT41J64M16LA-15E進行應用，就可以得到相關參數的值，工程中采用的芯片NT5CB64M16DP-CF，其實時間參數要求同所選芯片類似。Board Settings標簽的設置采用默認值，即為Use Altera’s default settings.
highlight: Avalon Interface address width is 24 bits and Avalon Interface data width is 512 bits.程序中采用的是Avalon總線突發傳輸模式。
Diagnostics標簽的設置采用默認值，即為Use Altera’s default settings.