[筆記]ISE中FIFO和DDR3
基於FPGA內部的FIFO設計 來源：http://www.dzsc.com/data/html/2008-9-16/69183.html 在FPGA設計中，內部的FIFO設計是 個不可或缺的內容，其設計的質師會直接影響FPGA的邏輯容量和時序。在Xilinx中的某些高端器件是內置 ...
原文：[筆記]Altera中DDR3設計
DDR 頻率自適應 FRC理解 參考來源：http: www.cnblogs.com TFH FPGA archive .html 轉帖注意： uniphy：IP核設置步驟： Memory clock frequency：給DDR的時鍾頻率 對FPGA PHY設置 PLL reference clock frequency：FPGA時鍾引腳輸入的時鍾，供DDR的PLL使用時鍾頻率 關鍵設置 。工程 ...
2012-12-06 15:31 0 13481 推薦指數：
相關推薦
FPGA設計之——DDR3
一、硬件設計 1、DDR3顆粒一側，控制線、地址線線序不能交換； 2、DDR3顆粒一側，數據線可隨意交換； 3、FPGA一側，控制線、地址線、數據線均有專用引腳，需全部按要求連接。 這樣一是為了硬件布線能通，二是保證了FPGA分配引腳時不會亂，按照專用引腳規定的分配即可 ...
DDR3自學筆記
由於工作內容和行業性質的原因，經常畫的PCB是兩層或者四層的低速板子，也一直想學習高速布線的相關知識，但就是無法實踐逼迫不了自己，最近公司剛好接到一個項目涉及到了DDR3和NAND FLASH，乘此機會逼自己一把學習高速布線，下面大概是我總結的一些東西。在這里采用的Altium Designer ...
DDR3調試筆記
最近針對黑金的光纖開發板上的DDR3進行了代碼學習及板級調試。該模塊功能流程已經搞清楚，以后針對DDR3的控制模塊可以直接修改調用了，哦也！ 有幾個需要注意的細節列舉如下： （1）整個DDR3控制模塊的架構要清楚，方便以后使用（數據的產生源和消耗源）； 首先說明整個DDR3的工程模塊 ...
DDR3 LAYOUT設計規則（分組，線等等）
DDR3的設計有着嚴格等長要求，歸結起來分為兩類（以64位的DDR3為例）： 數據 （DQ,DQS,DQM）：組內等長，誤差控制在20MIL以內，組間不需要考慮等長；地址、控制、時鍾信號：地址、控制信號以時鍾作參考，誤差控制在100MIL以內，Address、Control與CLK歸為一組 ...
DDR3布線設計要點總結
DDR3的設計有着嚴格等長要求，歸結起來分為兩類（以64位的DDR3為例）： 數據 （DQ,DQS,DQM）：組內等長，誤差控制在20MIL以內，組間不需要考慮等長；地址、控制、時鍾信號：地址、控制信號以時鍾作參考，誤差控制在100MIL以內，Address、Control與CLK歸為一組 ...
DDR3 fly-by拓撲設計
隨着數字存儲設備數據傳輸速率越來越快，拓撲結構對於信號質量的影響越來越大，對於DDR3數據傳輸速率已經達到1600Mbps以上，設計采用fly-by拓撲結構，但是在使用的過程中我們需要注意一些問題，否則會帶來嚴重的信號完整性和時序問題，導致設計跑不到想要的高速率。 Fly-by拓撲要求 ...
[轉]淺談電路設計中應用DDR3處理緩存問題
本文轉自：淺談電路設計中應用DDR3處理緩存問題_若海人生的專欄-CSDN博客 DDR系列SDRAM存儲芯片的高速率、高集成度和低成本使其理所當然成為存儲芯片中的一霸。在PC和消費電子領域自是如此，它被稱為“主存”。其實，隨着通信設備價格戰愈演愈烈，在看起來水有點深的通信設備上，DDR系列 ...