原文:DDR3自學筆記

由於工作內容和行業性質的原因,經常畫的PCB是兩層或者四層的低速板子,也一直想學習高速布線的相關知識,但就是無法實踐逼迫不了自己,最近公司剛好接到一個項目涉及到了DDR 和NAND FLASH,乘此機會逼自己一把學習高速布線,下面大概是我總結的一些東西。在這里采用的Altium Designer軟件,Candence軟件還不會,等學完這個准備去學Candence。 首先找到了三星的一款DDR 芯片 ...

2020-11-02 22:56 0 411 推薦指數:

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DDR3調試筆記

最近針對黑金的光纖開發板上的DDR3進行了代碼學習及板級調試。該模塊功能流程已經搞清楚,以后針對DDR3的控制模塊可以直接修改調用了,哦也! 有幾個需要注意的細節列舉如下: (1)整個DDR3控制模塊的架構要清楚,方便以后使用(數據的產生源和消耗源); 首先說明整個DDR3的工程模塊 ...

Mon Sep 18 05:39:00 CST 2017 4 3244
[筆記]ISE中FIFO和DDR3

基於FPGA內部的FIFO設計 來源:http://www.dzsc.com/data/html/2008-9-16/69183.html   在FPGA設計中,內部的FIFO設計是 個不可或缺的 ...

Thu May 10 18:04:00 CST 2012 0 3208
[筆記]Altera中DDR3設計

DDR3頻率自適應 FRC理解! 參考來源:http://www.cnblogs.com/TFH-FPGA/archive/2012/08/31/2665759.html 轉帖注意: uniphy:IP核設置步驟: Memory clock frequency:給DDR的時鍾頻率 ...

Thu Dec 06 23:31:00 CST 2012 0 13481
DDR3和eMMC區別

DDR3內存條和eMMC存儲器區別: 1. 存儲性質不同;2. 存儲容量不同;3. 運行速度不同;4. 用途不同。 具體區別如下: 1、存儲性質不同:eMMC是非易失性存儲器,不論在通電或斷電狀態下,數據都是可以存儲的,而DDR3 ...

Fri Jun 15 19:40:00 CST 2018 0 9981
FPGA DDR3調試

FPGA DDR3調試 Spartan6 FPGA芯片中集成了MCB硬核,它可以支持到DDR3。在Xilinx的開發工具Xilinx ISE中提供了MIG IP核,設計者可以用它來直接生成 DDR3 控制器設計模塊,並通過 MIG 的 GUI 圖形界面完成相關配置。 首先,建立ISE工程 ...

Thu Jul 07 03:49:00 CST 2016 1 17030
FPGA設計之——DDR3

一、硬件設計   1、DDR3顆粒一側,控制線、地址線線序不能交換;   2、DDR3顆粒一側,數據線可隨意交換;   3、FPGA一側,控制線、地址線、數據線均有專用引腳,需全部按要求連接。   這樣一是為了硬件布線能通,二是保證了FPGA分配引腳時不會亂,按照專用引腳規定的分配即可 ...

Thu Dec 30 18:34:00 CST 2021 0 1213
DDR3布線的那些事兒(一)

轉載於: http://mp.weixin.qq.com/s?src=3&timestamp=1510989886&ver=1&signature=t3ZBSU8dkoN9RG ...

Sat Nov 18 23:39:00 CST 2017 0 4381
DDR3調試總結

DDR3調試總結 本文為原創,轉載請注明作者與出處 http://blog.csdn.net/hanfei_1/article/details/70546010 以前同是DDR3的無知少年,由於項目需求、工作需要,有幸深入研究DDR3,中間也確實歷經各種盲目階段,查詢資料、建立 ...

Fri Dec 01 21:55:00 CST 2017 0 5989
 
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