原文:校招基礎——IC工藝

最能描述集成電路工藝技術水平的技術指標是 B A 晶片直徑 B 特征尺寸 C 芯片面積 D 封裝 相同工藝條件下,下列哪種邏輯的組合邏輯延遲最長 A A 輸入異或門 B 輸入與非門 C 輸入或門 D 輸入反相器 對於 nm制程芯片,合法的電壓,環境溫度范圍內,以下哪種情況內部信號速度最快: B A:溫度低,電壓低 B:溫度低,電壓高 C:溫度高,電壓低 D:溫度高,電壓高 電容的作用包括 A,C ...

2020-09-10 11:05 0 619 推薦指數:

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基礎——IC設計

1、IC設計的基本流程 1.需求分析 分析用戶或市場的需求,並將其翻譯成對芯片產品的技術需求。(Office) 2.規格制定 芯片需要達到的具體功能和性能方面的要求。 (Office) 3.方案設計 根據設計的功能需求和算法分析的結果,設計芯片的構架,並對不同的方案進行比較,選擇 性能價格 ...

Thu Sep 10 18:45:00 CST 2020 0 1161
基礎——CMOS管

1、CMOS/TTL/ECL電路的比較 補充:CMOS和TTL電路的區別是什么? 結構:CMOS電路由場效應管,TTL由雙極性晶體管構成。 電平范圍:CMOS邏輯電平范圍大(5~15 ...

Thu Sep 10 05:37:00 CST 2020 0 1113
基礎——時鍾

1、什么是時鍾抖動(jitter) 芯片的某一個給定點上時鍾周期發生暫時性變化,即達到電路某一點的連續時鍾邊沿之間間隔的變化稱為時鍾抖動。 2、什么是時鍾偏移(skew) 時鍾信號到達 ...

Thu Sep 10 18:30:00 CST 2020 0 851
基礎——FPGA基礎

1、典型FPGA的開發流程 2、FPGA內部資源包括哪些及作用? 1)、輸入輸出單元(IOB) 可編程輸入/輸出單元簡稱 I/O 單元,是芯片與外界電路的接口部分,完成不同電氣特性下對 ...

Thu Sep 10 04:46:00 CST 2020 0 1052
基礎——競爭與冒險

1、毛刺 信號在器件內部通過連線和邏輯單元時有一定的延時。延時的大小與連線的長短和邏輯單元的數目有關,同時還受器件的制造工藝、工作電壓、溫度等條件的影響。信號的高低電平轉換也需要一定的過渡時間。由於存在這兩方面因素,多路信號的電平值發生變化時,在信號變化的瞬間,組合邏輯的輸出有先后順序,並不是 ...

Thu Sep 10 18:03:00 CST 2020 0 464
基礎——同步和異步

1、 組合電路、時序電路 (1) 組合邏輯電路:數字電路滿足任意時刻的輸出僅僅取決於該時刻的輸入; (2) 時序邏輯電路:數字電路任意時刻的輸出不僅取決於當前時刻的輸入,而且還取決於數字電路原來的 ...

Thu Sep 10 18:12:00 CST 2020 0 2022
基礎——速度與面積

1、速度和面積互換原則 所謂速度,是指整個工程穩定運行所能達到的最高時鍾頻率,他不僅和FPGA內部各個寄存器的建立時間、保持時間以及FPGA與外部接口的各種時序要求有關,而且還和兩個緊鄰的寄存器間的 ...

Thu Sep 10 18:13:00 CST 2020 2 660
基礎——FIFO深度

1、讀寫沒有空閑周期。(fA>fB) fA = 80MHz fB = 50MHz Burst Length = 120 讀寫之間沒有空閑周期,是連續讀寫一個突發長度。 解法: ...

Thu Sep 10 18:33:00 CST 2020 0 1387
 
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