Verilog標識符與關鍵字
Verilog標識符與關鍵字 1、標識符： Verilog HDL中的標識符是指用來聲明數據，變量，端口，例化名等除關鍵字外的所有名稱的組合。如：input a, 這里a就是一個標識符，用來代表一個輸入端口的名稱。 Verilog HDL中的標識符(identifier)可以是任意一組字母 ...
原文：verilog常用關鍵字
關鍵字 含義module 模塊開始定義input 輸入端口定義output 輸出端口定義inout 雙向端口定義parameter 信號的參數定義wire wire信號定義reg reg信號定義always 產生reg信號語句的關鍵字assign 產生wire信號語句的關鍵字begin 語句的起始標志end 語句的結束標志posedge negedge 時序電路的標志case Case語句起始標記 ...
2020-06-17 10:49 0 824 推薦指數：
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