verilog常用關鍵字


關鍵字 含義
module 模塊開始定義
input 輸入端口定義
output 輸出端口定義
inout 雙向端口定義
parameter 信號的參數定義
wire wire信號定義
reg reg信號定義
always 產生reg信號語句的關鍵字
assign 產生wire信號語句的關鍵字
begin 語句的起始標志
end 語句的結束標志
posedge/negedge 時序電路的標志
case Case語句起始標記
default Case語句的默認分支標志
endcase Case語句結束標記
if if/else語句標記
else if/else語句標記
for for語句標記
endmodule 模塊結束定義

 


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