在verilog中，任務task和函數function之間有明顯的區別，例如任務可以消耗時間而函數不能，函數里面不能帶有諸如#100的時延語句或諸如@(posedge clock)、wait(ready)的阻塞語句，也不能調用任務，還有verilog中的函數必須有返回值，並且返回值必須被使用 ...

verilog在20世紀80年代被創建的時，最初的目的用來描述硬件。因此語言中的所有對象都是靜態分配的。特別是，子程序參數和局部變量是被存放在固定位置的，而不像其他編程語言那樣存放在堆棧區里。 在v ...

特性: 1,隨時查看節點的內部定義 2,類houdini的local variable/global variable功能 3,支持界面表達式paramexpression,方便引用其他節點界面 ...

2015-08-20 周四 晴 http://blog.chinaaet.com/detail/40060 SystemVerilog中包含並發斷言和即時斷言兩種類型的斷言。所謂並發斷言就是在時鍾邊沿對變量進行采樣並完成測試表達式的計算，它可以在模塊、接口、過程塊或程序中定義。這里有一點 ...

本節主要內容：動態數組，隊列，聯合數組，數組基本操作，結構體類型，枚舉類型 一：動態數組 1：基礎 　　 在run-time才知道元素個數，在compile-time不知道 　 可以 ...

一：認識sv 1：關鍵字 　　verification，assertion，coverage，功能驗證，simulation技術，OOP屬性 2：主要內容 　　（1）verification ...

本節主要內容：testbench與design的連接，verilog連接testbench與design的方法，SV的interface，stimulus timing，clocking blocks ...

一：初實assertion 　　斷言就是一段描述設計期望行為的代碼。 目前， 對斷言的使用主要在於仿真， 但斷言的能力不僅僅如此。 斷言是基於一些更加基礎的信息， 我們稱之為屬性 （ Ｐｒｏｐｅｒｔ ...