2015-08-20 周四 晴
http://blog.chinaaet.com/detail/40060
SystemVerilog中包含並發斷言和即時斷言兩種類型的斷言。所謂並發斷言就是在時鍾邊沿對變量進行采樣並完成測試表達式的計算，它可以在模塊、接口、過程塊或程序中定義。這里有一點是需要聲明的，對於變量的采樣值是時鍾邊沿前一時刻相應變量的值。而即時斷言只能在過程塊中定義的，測試表達式的計算跟Verilog HDL過程塊中的行為一樣，即一旦事件發生變化則表達式立刻被求值。接下來通過modelsim對這兩類的斷言進行仿真測試，給大家一個直觀的理解。
2012-10-15 周一 晴
學習來源：http://wenku.baidu.com/view/0c76d0244b35eefdc8d333ad.html
http://wenku.baidu.com/view/f5821f34eefdc8d376ee32ad.html
Useful SystemVerilog System Tasks
| Useful SystemVerilog System Tasks | |||||||||
|---|---|---|---|---|---|---|---|---|---|
| Task Name | Description | ||||||||
| $sscanf(str,format,args); | $sscanf 將字符串按照某個模板格式進行掃描，其字符串格式和C語言中的printf()函數類似 |
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| $sformat(str,format,args); | $sformat是$sscanf的反函數。將字符串按照給定的格式填入相應的參數args中 |
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| $display(format,args); | $display就是Verilog的printf語句，在stdout上顯示格式化的字符串 |
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| $sformatf(format,args); | $sformatf任務和$sformat相似，除了其返回字符串結果。字符串作為$sformatf的返回值，而不是像$sformt一樣放在第一個參數上。 |
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2012-10-11 周四 晴
SystemVerilog for Verification, third edition中相關代碼下載： http://chris.spear.net/systemverilog/
SystemVerilog for Design Book Examples中相關代碼下載:http://www.sutherland-hdl.com/
求助questasim跑sv DPI tutorial時遇到的錯誤：來源http://bbs.eetop.cn/thread-186775-1-1.html
使用ModelSim do文件實現仿真（Verilog）：來源http://www.eetop.cn/blog/html/51/806951-29326.html
Linux系統命令及其使用詳解 來源：http://wenku.baidu.com/view/d21cf78a6529647d27285212.html
http://developer.51cto.com/art/200609/32317_1.htm
（
）
來源：http://bbs.eetop.cn/viewthread.php?tid=240552&highlight=systemverilog
http://bbs.eetop.cn/search.php?searchid=384&orderby=lastpost&ascdesc=desc&searchsubmit=yes&page=2
http://bbs.eetop.cn/viewthread.php?tid=324381&highlight=systemverilog
[資料] 原書完整例子：SystemVerilog_for_Verification書中完整的例子
multiple, interface, example, through
SystemVerilog_for_Verification 第二版中完整的例子，DUT以及Testbench：
arb_if ------The arbiter example from Chapter 5.
uniquearray ------The unique array example from Chapter 6.
atm_virt_if ------The ATM switch with virtual interfaces, from Chapter 10.
multi_virt_if_port------ The multiple virtual interface example from Chapter 10, which passes an array of virtual interfaces through a port.
multi_virt_if_xmr ------The multiple virtual interface example from Chapter 10, which passes an array of virtual interfaces through a cross-module reference.
Utopia ------Chapter 11 shows a complete SystemVerilog testbench for an ATM design. Here is the complete testbench and code, ready to run.
2012-09-21 聽說systemverilog並確定想學習下這種語言。
gmake my_test，Linux知識中執行這個命令的當前目錄下，必須有形如Makefile之類的文件。該文件里面記錄了需要做的實際工作。
http://bbs.ednchina.com/BLOG_ARTICLE_52255.HTM
http://wenku.baidu.com/view/48f99a697e21af45b307a8c5.htmlsystem_verilog教程
http://www.docin.com/p-239873969.html SV語言簡介（DOC26）－－－－－－－－－GOOD! 學習完了！就看如何應用了。
http://blog.sina.com.cn/s/blog_5e9b181a01010d2e.html 博客主人也在學習SV語言。