2015-08-20 周四 晴 http://blog.chinaaet.com/detail/40060 SystemVerilog中包含並發斷言和即時斷言兩種類型的斷言。所謂並發斷言就是在時鍾邊沿對變量進行采樣並完成測試表達式的計算，它可以在模塊、接口、過程塊或程序中定義。這里有一點 ...

本節主要內容：動態數組，隊列，聯合數組，數組基本操作，結構體類型，枚舉類型 一：動態數組 1：基礎 　　 在run-time才知道元素個數，在compile-time不知道 　 可以在仿真的時候再確定元素個數 2：表示 　　data_type ...

本節主要內容：testbench與design的連接，verilog連接testbench與design的方法，SV的interface，stimulus timing，clocking blocks ...

一：初實assertion 　　斷言就是一段描述設計期望行為的代碼。 目前， 對斷言的使用主要在於仿真， 但斷言的能力不僅僅如此。 斷言是基於一些更加基礎的信息， 我們稱之為屬性 （ Ｐｒｏｐｅｒｔｙ）， 屬性可以用來作為斷言、 功能覆蓋點、 形式檢查和約束隨機激勵生成。 　　斷言可以嵌入 ...

本節關鍵字：class，methods，數據及其對數據的操作封裝起來，繼承（inheritance），多態（polymorphism）等等 一：OOP的概念　　 　　將數據及其對數據的操作封裝在一 ...

1、對於信號幾種賦值方式的區別： 2、隨機數方法和函數 　　$urandom_range() 語法：$urandom_range(int unsigned maxval,int u ...

主要內容：4-state，2-state，固定數組 一：基本數據類型 1：sv的位擴展 　　 2：4-state 　　sv里面使用logic來代替verilog里面的reg，有4值：0，1， ...

1、ntb_template -t router router.v 執行該命令會生成3個文件（命令中router.v是dut） 　　a、router.if.vrh,包含信號端口的方向（相對於dut ...