Intel FPGA 專用時鍾引腳是否可以用作普通輸入，輸出或雙向IO使用？
原創 by DeeZeng [ Intel FPGA筆記 ] FPGA 的 CLK pin 是否可以用作普通輸入 ，輸出或雙向IO 使用？ 這些專用Clock input pin 是否可以當作 inout用，需要看FPGA是否支持。 像cyclone V ...
原文：xilinx FPGA普通IO作PLL時鍾輸入
在xilinx ZC 的片子上做的實驗 結論 普通IO不能直接作PLL的時鍾輸入,專用時鍾管腳可以 普通IO可以通過BUFG再連到PLL的時鍾輸入上,但要修改PLL的設置 input clk的選項中要選擇 No Buffer 具體內部布局分配可以通過 Xilinx的FPGA Editor來查看, ZYNQ的時鍾管理也和之前的片子略有不同,之后在另一篇介紹,相關文檔 lt ug Series Clo ...
2014-01-27 17:20 0 15109 推薦指數：
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