一、全局時鍾網絡信號，從時鍾引腳輸入
1、全局復位，時鍾使能要在時鍾引腳輸入，增強扇出系數
2、時鍾引腳支持的常用電平標准為,LVTTL3.3,LVDS2.5,LVPECL(針對高速時鍾)
二、局部鍾網絡信號，從時鍾引腳輸入
1、局復位，在其服務區內能減小延時和歪斜
2、缺點：邏輯必須使用lockedlogic鎖定， 所以一旦全局時鍾不夠，在使用局部時鍾
三、PLL 分為左右，上下鎖相環，與其時鍾的的區域bank相對應
四：左右bank為真lvds可以直接輸出，輸入加匹配電阻。。。。。。而上下bank則為假LVDS輸出要加三個電阻才能輸出