Xilinx FPGA時鍾IP核注意事項

問題：Xilinx FPGA時鍾IP核的最低頻率為4.687MHz，那要如何實現一個256KHz的時鍾呢？

方法：可實例化一個4.96MHz的時鍾，然后16倍分頻即可。

注意：4.96MHz采用16倍分頻，與40.96MHz采用160倍分頻，效果上雖然一樣，但是，其他各類IP核的時延卻不一樣，需要注意計數器大小的改變。