高速信號在傳輸的過程中由於layout走線的不良會導致反射串擾等信號完整性問題，可以在布完線之后使用Power Si進行分析。
阻抗不匹配導致的反射失真
串擾
1. 打開PowerSI，load layout file
2. 點擊“Setup Net Groups”，選擇信號的發送和接受器件，這里勾選這個線路的CPU U12，DDR顆粒U11，點擊下一步。
3. 確認電源網絡/GND網絡，直接點擊下一步到分組界面，因為只是練習，我們把DDR的地址和數據等信號都分為一個組，真正項目需要分清楚；點擊第一個，再shift點擊最后一個，全分為一個組，命名為DDR，然后直接到finish。
4、點擊“Setup Trace Check Parameters”設置檢查參數，默認是勾選阻抗和耦合，設置顯示耦合2%以上，選擇“根據group檢查”，點擊OK，開始仿真。
impedance layout overlay會將CPU和DDR的走線以layout的形式顯示出來，根據顏色區分。
阻抗柱狀圖也比較直觀，每條線摘出來，這里不僅可以看到哪個地方阻抗偏高偏低，還可以看到走線長度。
coupling layout overlay通過顏色深淺將串擾強度表現出來，可以看出走線越近的地方串擾越大，一般低於5%信號質量不會受到太大影響。
