數電基礎---鎖存器，觸發器與寄存器

鎖存器，觸發器與寄存器

在數字電路中需要具有記憶功能的邏輯單元。能夠存儲1位二值信號的基本單元電路統稱為觸發器。
觸發器具有兩個基本特點：
1，具有兩個能自行保持的穩定狀態，用來表示邏輯狀態的0和1，或二進制數的0和1。(能保持)
2，在觸發信號的操作下，根據不同的輸入信號可以置成1或0狀態。（能置位）
這里定義里面的觸發信號很重要，觸發器重要的在於觸發

鎖存器

鎖存器與觸發器的區別在於觸發信號的有無
鎖存器的置1和置0操作是由輸入的置1或置0信號直接完成的，不需要觸發信號的觸發。

SR鎖存器

用兩個或非門組成的SR鎖存器結構

SR鎖存器也可以用兩個與非門來組成

SR鎖存器的真值表

這里拿與非門組成的SR鎖存器來分析
當\({S_D}^{\prime}\)為0，\({R_D}^{\prime}\)為1的時候，因為與非門的作用，\(Q\)為1，\(Q^{\prime}\)為0。（置位）
當\({R_D}^{\prime}\)為0，\({S_D}^{\prime}\)為1的時候，因為與非門的作用，\(Q^{\prime}\)為1，\(Q\)為0。（復位）
當\({R_D}^{\prime}\)為1，\({S_D}^{\prime}\)也為1的時候，因為與非門的作用，\(Q\)與\(Q^{\prime}\)的值將保持不變。（對於上面的與非門來說，1與\(Q^{\prime}\)先進行與運算為\(Q^{\prime}\)，再進行非運算得到的輸出為\(Q\)）（保持）
當\({R_D}^{\prime}\)為0，\({S_D}^{\prime}\)也為0的時候，因為與非門的作用，\(Q\)為1，\(Q^{\prime}\)也為1。如果下一時刻\({S_D}^{\prime}\)為0，\({R_D}^{\prime}\)為1的時候，\(Q\)為1，\(Q^{\prime}\)為0，就又回到了置位的狀態，這種情況下好像沒什么事情，只不過中間出現\(Q\)與\(Q^{\prime}\)全為1的情況，每個狀態我們都是可以確定的。但如果\({R_D}^{\prime}\)為0，\({S_D}^{\prime}\)也為0，下一時刻\({R_D}^{\prime}\)為1，\({S_D}^{\prime}\)也為1，因為兩個門期間的輸出延時不同，會造成輸出結果的不確定性，比如兩個器件的輸出延時相同，則會導致輸出都為0，之后輸出都為1，之后反復震盪😂......如果上面的與非門輸出比較快，則\(Q\)為0，下面的門電路再輸出為\(1\),如果下面的比較快也同理，這就會出現，如果輸入全為0，再全為1，會導致輸出結果的不確定性，在使用這種鎖存器時，要注意不能出現這種情況，應該避免出現這種情況，即要遵守\(S_DR_D=0\)的條件。

觸發器

邏輯功能和觸發方式是觸發器最重要的兩個屬性。

觸發器的邏輯功能與電路結構之間不存在固定的對應關系，不同的電路結構可以實現相同的邏輯功能，觸發器的電路結構與觸發器的觸發方式有着固定的關系，也可以說觸發器的電路結構決定着觸發器的觸發方式。

按照邏輯功能的不同，可以將時鍾控制的觸發器分為SR觸發器，D觸發器，JK觸發器，T觸發器。

SR觸發器

凡是在時鍾信號作用下邏輯功能符合以下真值表的，無論觸發方式如何，均稱為SR觸發器。

SR觸發器包括兩個輸入（不包括時鍾），為\(S\)（置位端），\(R\)（復位端），\(Q\)為輸出當前的狀態，\(Q^{* }\) 為\(Q\)的新的狀態。
假設高電平有效，從真值表上可以看到，無論\(Q\)的值為0或者1，只要置位端\(S\)為1，復位端\(R\)為0，即置位有效，則下一狀態的輸出\(Q^{* }\)為1。
無論\(Q\)的值為0或者1，只要置位端\(S\)為0，復位端\(R\)為1，即復位有效，則下一狀態的輸出\(Q^{* }\)為0。
如果置位端\(S\)為0，復位端\(R\)為0，則進入保持狀態，下一狀態的\(Q^{* }\)與當前時刻的\(Q\)保持一致。
如果置位端\(S\)為1，復位端\(R\)為1，相當於既置位又復位，那么當下一時刻置位端\(S\)為0，復位端\(R\)為0時，輸出將會不確定（因為器件延時的問題）。所以要求輸出S與R之間只能有一個1，所以要求\(SR=0\)。
根據真值表可以寫出SR觸發器的邏輯函數式即SR觸發器的特征方程

\[\left\{ \begin{aligned} Q^{* } = S+R^{\prime}Q \\ SR=0(約束) \end{aligned} \right. \]

狀態轉移圖：

D觸發器

凡是在時鍾信號作用下邏輯功能符合以下真值表的，無論觸發方式如何，均稱為D觸發器。

從真值表中可以看出，D觸發器具有一個輸入\(D\)，當時鍾信號觸發時，當輸入\(D\)為1時，輸出的新狀態\(Q^{* }\)為1，當輸入\(D\)為0時，輸出的新狀態\(Q^{* }\)為0。
D觸發器的特征方程為

\[Q^{* } =D \]

即輸出的新狀態為輸入的\(D\)。
D觸發器狀態轉移圖：

T觸發器

凡是在時鍾信號作用下邏輯功能符合以下真值表的，無論觸發方式如何，均稱為T觸發器。

當控制信號\(T=1\)時每來一個時鍾信號它的狀態就翻轉一次，而當\(T=0\)時，時鍾信號到達后它的狀態保持不變。
T觸發器的特征方程為

\[Q^{* } = TQ^{\prime}+T^{\prime}Q \]

T觸發器狀態轉移圖：

JK觸發器

凡是在時鍾信號作用下邏輯功能符合以下真值表的，無論觸發方式如何，均稱為JK觸發器。

從真值表中可以看出，JK觸發器有兩個輸入，可以把\(J\)看成置位端，\(K\)看成復位端。
當\(J=1\)，\(K=0\)時，當時鍾信號來臨時，下一狀態的輸出\(Q^{* }\)為1.(置位，置1)
當\(J=0\)，\(K=1\)時，當時鍾信號來臨時，下一狀態的輸出\(Q^{* }\)為0.（復位，置0）
當\(J=0\)，\(K=0\)時，當時鍾信號來臨時，下一狀態的輸出\(Q^{* }\)不變還為\(Q\)，（保持）
當\(J=1\)，\(K=1\)時，當時鍾信號來臨時，下一狀態的輸出\(Q^{* }\)發生反轉，為\(Q\)的非。（翻轉）
JK觸發器的特征方程

\[Q^{* } =JQ^{\prime}+K^{\prime}Q \]

JK觸發器狀態轉移圖：

將幾種觸發器做對比可以看出，JK觸發器的邏輯功能最強，它包含了SR觸發器和T觸發器的所有邏輯功能。所以在需要使用SR觸發器和T觸發器的場合完全可以用JK觸發器來取代。

觸發器的電路結構

觸發器的觸發方式與觸發器的電路結構有關。
觸發器的觸發方式有電平觸發，脈沖觸發和邊沿觸發。

凡是采用同步SR結構的觸發器，無論其邏輯功能如何，一定是電平觸發方式
凡是采用主從SR結構的觸發器，無論其邏輯功能如何，一定是脈沖觸發方式
凡是采用兩個電平觸發D觸發器結構，維持阻塞結構或者利用門電路傳輸延遲時間結構組成的觸發器，無論其邏輯功能如何，一定是邊沿觸發方式。

電平觸發

當觸發信號CLK變為高電平時（有效），輸入信號輸入“觸發”電路發生變化，使輸出狀態改變，這種控制方式稱為電平觸發方式。
電平觸發方式的動作特點：
1，只有當CLK變為有效電平時，觸發器才能接受輸入信號，並按照輸入信號將觸發器的輸出置成相應的狀態。
2，在CLk=1的全部時間里，輸入狀態的變化都可能引起輸出狀態的改變，在CLK回到0以后，觸發器保存的是CLK回到0以前的瞬間的狀態。
舉個例子：電平觸發SR觸發器

電平觸發SR觸發器可以分成兩部分，左邊\(G_3\)和\(G_4\)組成了輸入控制電路，右邊\(G_1\)和\(G_2\)組成一個SR鎖存器。
當觸發信號CLK為0時，無論S和R的輸入是什么，門\(G_3\)和\(G_4\)的輸出都為1，右側鎖存器呈保持狀態，輸出仍保持為\(Q\)和\(Q^{\prime}\)
當觸發信號CLK為1時，S與R的輸入決定着門\(G_3\)和\(G_4\)的輸出，從而決定着后面SR鎖存器的工作狀態。

注意因為在觸發信號CLK=1的時候，輸入的S和R直接對后面的鎖存器產生影響，所以對於輸入仍然要遵守\(SR=0\)的約束。

電平觸發D觸發器如圖：

脈沖觸發(主從結構)

為了提高觸發器工作的可靠性，希望在每個CLk周期里輸出端的狀態只能改變一次，所以設計出了脈沖觸發的觸發器。

如圖為主從SR觸發器，也叫脈沖觸發SR觸發器，它可以分為主觸發器和從觸發器兩個部分，主觸發器和從觸發器都是電平觸發SR觸發器。可以簡化成這樣

FF1是主觸發器，FF2是從觸發器，他們都是電平觸發SR觸發器。
當觸發器信號CLk為1時，門\(G_7\)和\(G_8\)被打開，也就是觸發器FF1可以正常工作，觸發器FF1的輸出可以按照電平觸發器的思路來分析，當觸發信號CLK為0時，門\(G_3\)和\(G_4\)被打開，門\(G_7\)和\(G_8\)被封鎖，這是輸出的變化不會引起主觸發器輸出狀態的改變，從觸發器按照觸發信號CLK為0時瞬間主觸發器輸出狀態來改變從觸發器的輸出狀態，也就是說主從SR觸發器只在時鍾的下降沿改變狀態。從而克服了電平觸發器在CLK=1時輸出狀態存在多次翻轉的問題（因為主從觸發器輸出狀態只翻轉一次，在時鍾的下降沿（中間的輸出狀態可能翻轉很多次，但最終的輸出只翻轉一次））。
注意：主從觸發器的主觸發器本身還是電平觸發SR觸發器，所以在CLK=1期間，主觸發器的輸出還是會隨輸入S和R的變化而多次改變，所以輸入信號仍需遵守SR=0的約束。

主從JK觸發器結構

因為主從JK觸發器的最終輸出\(Q\)和\(Q^{\prime}\)反饋到了主觸發器的輸入，從而約束了主觸發器的輸入，所以主從JK觸發器的主觸發器在\(CLK=1\)期間只可能翻轉一次。

脈沖觸發方式的動作特點:
1,觸發器的翻轉分兩步動作，第一步在CLK=1期間，主觸發器接收輸入端的信號，被置成相應的狀態，而從觸發器不動，第二步，CLK下降沿到來時從觸發器按照主觸發器的狀態翻轉，所以輸出端狀態的變化發生在時鍾信號CLK的下降沿。
2，因為主觸發器本身是一個電平觸發SR觸發器，所以在CLK=1的全部時間里輸入信號都將對主觸發器起控制作用。
所以，在CLk=1期間輸入信號發生過變化以后，CLk下降沿到達時從觸發器的狀態不一定能按此刻輸入信號的狀態來確定，而必須考慮整個CLK=1期間里輸入信號的變化過程才能確定觸發器的狀態。

邊沿觸發

為了提高觸發器的可靠性，增強抗干擾能力，希望觸發器的次態僅僅取決於CLk信號的下降沿（或上升沿）到達時輸入信號的狀態，而在此之前和之后的輸入狀態的變化對觸發器的次態沒有影響，所以提出了邊沿觸發的觸發器。
目前用於數字集成電路中的邊沿觸發器電路有兩個電平觸發D觸發器構成的邊沿觸發器，維持阻塞觸發器，利用門電路傳輸延遲時間的邊沿觸發器等結構。
用兩個電平觸發D觸發器構成的邊沿觸發器結構如圖：

邊沿觸發器的動作特點：
觸發器的次態僅取決於時鍾信號的上升沿或者下降沿到達時輸入的邏輯狀態，而在這之前或之后輸入信號的變化對觸發器的狀態沒有影響。

注意：脈沖觸發與邊沿觸發都是在電平邊沿處發生變化，但對於脈沖觸發觸發器來說，必須考慮全部CLK=1期間主觸發器狀態的變化情況才能確定最后輸出的狀態變化，而邊沿觸發器只需要考察CLK邊沿變化時輸入端信號的狀態就可以確定輸出信號的狀態。這是兩種觸發方式的區別。

寄存器

多個觸發器組合在一起，我們稱之為寄存器。