verilog之鎖存器和觸發器

verilog鎖存器和觸發器

1、基本概念

鎖存，就是輸入信號變化時，輸出不發生變化時，就是觸發器或者鎖存器。觸發器的敏感信號是clk，即觸發器是知道被延時了多少。對於鎖存器來說，延時是不確定的。一般電平觸發容易出現鎖存器。電平相對輸出的變化時間是不確定的。這也就是鎖存器不推薦使用的原因。

2、設計原理

always用邊沿做觸發器，用電平做鎖存器。

3、實際應用

always@(posedge clk)begin
    a<=b+c;
end

always@(c)begin
    a<=b+c;
end

前面的是觸發器，后面的是鎖存器。

4、細節要點

鎖存器會在綜合時出現報錯，除非比較熟悉，一般不用鎖存器。但是，鎖存器是可以簡潔電路。所以，必要時，使用assign語句生成的鎖存器沒有警告，可以使用。至於如何使用鎖存器，這個以后有時間再學。